Устройство для фазовой синхронизации

пц 6135 И Вюа цеебтских Соаиалнстичвских Рвсвублнк(45) Дата опубликования описания 09.06.78(51) М. 1(л.-" Н 041. 7,0 Государственный комитет Совета Министров СССР 3) Ъ ДК 621.394.662(088.8) о делам изобретен ирытии 72) Автор изобретения И. Бинде(54) УСТРОЙСТВО ДЛЯ ФАЗОВОЙ СИНХРОНИЗА Изобретение относится к электросвязи и может использоваться для выделения тактовойчастоты из принимаемого информационногосигнала,Известно устройство для фазовой синхронизации, содержащее задающий генератор и линию задержки, выходы которой через элементы И подключены к соответствующим входамэлемента ИЛИ, а также последовательно соединенные синхронизатор, фазовый дискриминатор, реверсивный счетчик и дешифратор,выходы которого подключены к другим входам элементов И, и делитель частоты 1.Однако известное устройство имеет сложную аппаратурную реализацию. 15Цель изобретения - упрощение устройствапутем исключения блока управления делителем частоты,Для этого в устройстве для фазовой синхронизации, содержащем задающий генератор 20и линию задержки, выходы которой через элементы И подключены к соответствующимвходам элемента ИЛИ, а также последовательно соединенные синхронизатор, фазовыйдискриминатор, реверсивный счетчик и дешифратор, выходы которого подключены кдругим входам элементов И, и делитель частоты, делитель частоты включен между выходом элемента ИЛИ и соответствующим входом фазового дискриминатора, а выход дели те стоты подключен к управляющему входу ифратора, причем выход задающего генератора подключен к входу линии задержки непосредственно.На фиг, 1 изображена структурная электри ческая схема предложенного устроиства; на фиг. 2 - временные диаграммы, поясняющие его работу.Устройство (фиг. 1) содержит задающий генератор 1 и линию задержки 2, выходы которой через элементы И 3 подключены к соответствующим входам элемента ИЛИ 4, а также последовательно соединенные синхронизатор 5, фазовьш дискриминатор 6, реверсивный счетчик 7 и дешифратор 8, выходы которого подключены к другим входам элементов И 3, делитсль 9 частоты, включенный между выходом элемента ИЛИ 4 и соответствующим входом фазового дискриминатора 6, а выход делителя 9 частоты подключен к управляющему входу дешифратора 8, причем выход задающего генератора 1 подключен к входу линии задержки 2 непосредственно.Устройство работает следующим образом.Последовательность р, импульсов (фиг. 2 а) задающего генератора 1 поступает на вход линии задержки 2. Последовательности срь р срз (фиг. 2 а, б, в) на отводах линии задержки 2 сдвинуты по фазе так, чтобы суммарный сдвиг фаз был меньше длительноститактового интервала этих последовательностей на величину сдвига фаз между соседними последовательностями. Последовательности2, з поступают на первые входы элементов И 3, вторые входы которых соединены с выходами дешифратора 8, логика работы которого обеспечивает подачу логической единицы на вход одного из элементов И 3. Соответствующая последовательность , (фиг. 2 г) через элемент ИЛИ 4 поступает на вход делителя 9 частоты.В фазовом дискриминаторе б происходит сравнение фаз поступающих на его входы последовательностей срср, (фиг. 2 д, е), где р, - последовательность на выходе делителя 9 частоты; р, - последовательность внешних синхроимпульсов от синхронизатора 5. В соответствии с результатом сравнения фаз ср, и р, изменяется состояние дешифратора 8, что приводит к перемещению логической единицы со второго входа элемента И 3 на второй вход предыдущего или последующего элемента И 3. Например, при отставании фазы (р, от фазы грс происходит перемещение логической единицы по кольцу из элемента И 3, в соответствии с чем на вход делителя 9 частоты в качестве ро поочередно поступают последовательности з, з в следующем порядке:Ч - з - Ю - Чч - 7 з и т. д. до тех пор, пока не будет устранено рассогласование фаз р, и срТаким образом, шаг коррекции фазы выходного сигнала ср, равен величине задержки между соседними отводами линии задержки 2, причем процесс коррекции фазы ср, осуществляется без изменения коэффициента деления делителя 9 частоты,Для нормальной работы устройства необходимо выполнение следующих условий;Ь (-(,;ЬТ - Ь,где Ь - шаг коррекции фазы; т - задержка между моментом приходана вход элемента ИЛИ 4 отрицательного фронта импульса последовательности ро и моментом изменения состояния элемента И 3 5 под воздействием сигналов дешифратора 8;то - пауза между положительными импульсами последовательности ср,;Т - период следования импульсов последовательности с 1 ч.10 Выполнение приведенных условий можетбыть обеспечено различными способами. Например, в состав дешифратора 8 могут быть введены элементы памяти (триггеры), синхронизируемые сигналами с промежуточного вы хода делителя 9 частоты.В данном устройстве за счет замены управляемого делителя частоты неуправляемыми, т. е, с постоянным коэффициентом деления, упрощается аппаратурная реализация и по вышается надежность.Формула изобретенияУстройство для фазовой синхронизации, содержащее задающий генератор и линию за 25 держки, выходы которой через элементы Иподключены к соответствующим входам элемента ИЛИ, а также последовательно соединенные синхронизатор, фазовый дискриминатор, реверсивный счетчик и дешифратор, выЗ 0 ходы которого подключены к другим входамэлементов И, и делитель частоты, о т л и ч а юще е ся тем, что, с целью упрощения устройства путем исключения блока управления делителем частоты, делитель частоты включенЗ 5 между выходом элемента ИЛИ и соответствующим входом фазового дискриминатора, а выход делителя частоты подключен к управляющему входу дешифратора, причем выход задающего генератора подключен к входу линиизадержки непосредственно.Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССР Мэ 308533,кл. Н 041. 7/02, 1971.613511 фиг. г. ставитель Е. Погиблов Подписи ипография, пр. Сапунова, 2 Редактор Н. Суханова каз 1142/12НПО Гос хред Н Рыбкин Изд. Мо 504арственного комитета Сов по делам изобретений и 5, Москва, Ж, Раушск Тираж 820та Министровткрытийя наб., д. 4/5 ктор Л. Брахнин