Устройство управления цифровой вычислительной машины

Союз Советских Социалистических РеспубликО П И С А Н И Е (11)598076ИЗОБРЕТЕН ИяО КО СВИДЕТЕЛЬСТВУ Дополнительно авт. свид 1. Кл.ст 06 Р О/1(43) Опубликован вкиГосударственный комитет Совета Министров СССР по делам изобретений и открытий. Денисенко и С. И. 71) Заявите Ордена Ленина институт кибернетики аинской СС(54) УСТРОИСТВО УПРАВЛЕНИЯ ЦИфРОВОИ ВЫЧИСЛИТЕЛЬНОИМАШИНЫ является о устрой вычисле Изобретение относится к вычислительной технике и может быть использовано при построении цифровых вычислительных машин (ЦВМ) и систем.Известно устройство управления цифровой вычислительной машины, состоящее из счетчика номера серий команд, регистра адреса, дешифраторов Х и У, узла адресных ключей, узла адресных формирователей, узла разрядных формирователей записи, блока памяти, узла усилителей считывания, приемного регистра, регистра кода серии команд, регистра команд, узла определения номера ицвертируемого разряда с входящими в его состав схемой поразрядного сравнения, циклическим сдвиговым регистром, схемой совпадения и инвертором 1.Наиболее близким техническим решением 15 к данному изобретению является устройство управления цифровой вычислительной машины, состоящее из счетчика номера серии команд, узла выработки м(:крокоманд, регистра адреса, дешифратора адреса Х и У, узла адресных ключей, узла адресных формирователей, узла разрядных формирователей записи, блока памяти, усилителей считывания, приемного регистра, регистра групп команд, дешифратора номера разрядов, регистра команд, выход которого являетсявыходом устройства и подключен к первому входу счетчика номера серии комайд, второй вход которого подключен к узлу выработки микрокомацд, выход счетчика цох 1 ера серии команд подключен ко входу регистра адреса, первый выход которого подключен ко входу дешифратора адреса Х, а второй выход подключен ко входу дешифратора адреса У, выход дешифратора адреса Х подключен ко входу узла адресных ключей, выход которого подключен к первому входу блока памяти, выход дешифратора адреса У подключен ко входу узла адресных формирователей, выход которого подключен ко второму входу блока памяти, выход блока памяти подключен ко входу усилителей считывания, выходы которых подключены ко входу приемного регистра, первый выход которого через узел разрядных формирователей записи подключен к третьему входу блока памяти, второй выход приемного регистра подключен ко входу регистра групп команд, третий выход приемного регистра является выходом устройства, первый выход регистра групп команд является выходом устройства, второй выход подключен ко входу дешифратора номера разрядов 2 Недостатком такого устройства малое быстродействие, за счет того, чт ство не выполняет никаких полезных59807( Фо).1 ули из)б)ретени,ч 50 Устройство управления цифровой Вычислительной машины, содержащее счетчик номер серии команд, узел выработки микрокомацл, 5 регистр ядрс лец)и(1)рятор адреса Х лени(1)- рятор адреса У, узел лресцых клюцей, узел лрссньх формирователей, узел разрялцых формирователей записи, блок памяти, усилители сц)пывяция, приемный рсгистр, регистр групп комяцл, дешифратор номера разрядов, регистр 60 ко 1 нл, Выхол которого является выходом ний при приходе пустых коман 1, необходимых лля организации возможных перехо.в межлу адресами при применении сосслцего колировяния кодов команд программы.Цель изобретения - повышение бьсз р)лс иствия устройства.Это достигается тем, что в предлагаемоеустройство введен логический блок, информя- ЦИОННЫЙ ВХОД КОТОРОГО Г 10 ЛКЛЮЦСЦ К ВЫХОЛ дешифратора номера разрядов, управляоцпй вход подключен и ) правляющему выходу регистра гр) пп команд, а выход логического бло.ка подключен ко Вхо;в регистра комил.На чертеже представлена функциональнаяблок-схема предлагаемого устройства.Устройство управления цифровой вычислительной машины состоит из счетчика 1 помер серии команд, регистра 2 адреса, лешифратор 3 адреса Х, дешифратор 4 лреса У, узла 5 алресных клюцей, узла 6 адресных формирователей, узла 7 разрядных формирователей записи, блока 8 памяти, узла 9 усилителей считывания, приемного регистра О, регистра 11 групп команд, дешифратора 12 номера разрядов, логического блока 13, регистра 4 команд, узла 15 выработки микрокоманд.Устройство работает слелуюцим образом.Перед записью программы в блок памятиколы команд программы колиру)отся с кодовыми расстояниями рвцыми 1 ц К 1, гле К - заданная разрядность коля. 11 рц кодировании допускается ввслецис пустых комцл, необхо;1 цмых 1 ля соблюления принятого зкона кодирования, при поступлении которых ЦВМ не выполняет операций по реализап)и программ.Кодирование кода адреса и кода операции цро.исход)ГГ аналогичным образом, поэтому принцип рас)оты устройства рассмтрцвастся на примеое одной из указанных частси кода команды например кода адреса).На каждом очередном цикле код црелылушей команлы записывается в регистр кОмс 1 нд 14.Кол номера серии команд с ивхола счетчика1 полется на вхол регистра 2, а и солсржичом счетчика 1 по сппялу, поступающему с узла выработки мпкрокоманд 15, приояВляется единица. Выходы млдших и старших разря;1 Ив кода алреса расшцфровыва)отся соответствснцо ленифраторами 3 и 4, опрелеляк)шими местоположение ячейки памяти в коорлицтях Х и У в блоке 8. соответствуюцсе этому колу.Выходные сигналы лешифраторов 3 и 4 поступают на входы узлов 5 и 6, вырабатывак)цих зок считывания в выбранной ячейке олока 8, хряняц 1 ей кол серии комил. Выходные сигналы блока 8 усиливаются в узле 9 и посупают на вход регистра 10. Далее записанный в регистре 10 код регенерируется в ту же ячейку блока 8 с помощью узла разрядных формирователей записи 7. Одновременно записанный в регистре 10 код подается на вход регистра групп 11, состоящего из групп триггеров по числу команд в серии.Регистр групп 11 осу цествл яет п реобр язовацие кола, записанного в параллел ИО форме в регистре 10, в параллельно-послелова Гсльную форму и передает для дальнейшей обработки. Кжл 151 Гр)ц п(1 1) и Г 1 сров состоит из трех цястсй: ко;1 псрвой 11)сГц ук 1 зывясз 110.1 ср из)1 е Ц Я(М )ГО Р 1 ЗР 51.111 В КОДС" ОЦЕР 11 Цп И, КО 1, ВТОРОИ Гасти указь)цет на то, ккой кол- - прямой или Обратный;1 ешифратора 12 лолжсц склалывать 5 с 51 по молмлю 2 с со 1 е)жимым р.гистря к 0.",1 янл4, кол Гретьей части указывает номер измецясмого разряда и коле .1 рес.Кол Грегьей части первой группы Григгеровр(гцстргру(ш 11 переписывается в децифратор ц)меря разрялов 2. Кол второй цсти поступ)ст в;опческий блок 13. а кол первой цасти на выхол устройств.Вы:(олцые сигналы лешифратора 12 указьцяют номер разряда ко;1 а адреса в коЛе прс.1 ылушей команды, который необходимо изменить, чтобы получить кол алреса последуюцсей команды.Логический олок 13 реализует функциюХ == а,г .,Г, глс с - можО ицтерцретирс вать, кяк логицсскую переменную на управля)ощем вхолсч ,( - как лопцескую переменную и информационном Вхоле логического блока 13.Всли на правл 5 поший вход логицеского блока 13 посгупает из репстра групп 11 Гн)гическая 1, а ца информационный вход логического блока поступает код с дешифратор 12, то этот кол перелется без изменения на выход логи чсского блока, а если ца уцрявляюций входлогического блс)ка поступает логический О, я ця информяшонный вхол логического блок 13 поступает кол с;1 ешифратора 12, то ня выходе логического блока получаем обратный кол, который суммируется по модулю 2 с содержимым регистра команд 14.После выполнения первой команды начинается формирование второй и т. д., каждой очерслной команды данной серии. Для этого солержимос всех групп триггеров регистра 11 сдвигается на олн группу влево. Далее происходит расшифровка, формирование и выполнение каж;1 ой очередной команды способом, аналопИным описанному выше. После формирования ц выполнения всех команд данной серии начинается обработка следующей серии комацл, 40 адрес которой содержится в счетчике 1.Введение логического блока с указаннымисвязями позволяет увелич 1 ть число переходов от любого алроса к адресу и уменьшить ограничения прц кодировании, цто, в сво 1 о очередь, позволяет исключить или сократить количество пустых комил. Это позволило увеличить быстролействис устройства ца время выборки и формирования исклк)чеццой части пустых команд.) ) )) Х 5) Г ) устройс)ва и подключен к иервс)му Вхс)ду счетчика номера серии команд, Второй вход котс)ро- ГО иодк,330 чсн кзг ) Выраоотк 33 микрокоманд, выход счетчика номера серии команд подключен ко входу регистра адреса, первый Выход которого подключен ко в.солу лсшифратора адреса Х, а второй Выход подключен ко входу де 3 пифратора адреса У, выхол лешифратора адреса Х подключен ко входу узла адресных ключей, выход котороп) подключен к псрвому входу блока памяти, выхол дешифратора адреса У подключен ко входу узла адресных формирователей; выход %3)торого подключен ко второму входу блока Памяти, выход блока памяти подключен ко вхолу усилителей считывания, выходы которых полключены ко входу приемного регистра, первый выхол которого Через узел разрядных формирователей записи иолключен к третьсму Входу блока памяти, второй выход ирис) ИОГ рсГист)3 иопк. О 3 с) Н) ), .". )си .рс Грмпи км)3 л)сгий Быхс)д и)ем: О )с истра 5 В 5)ется ВВ 3 хдс ,) р) тн) Нс 3)вы и Выход рсистр) Гр пи кманд 5)В, 3 яс Г).я Вы хс) 1 От мстроиства, Второи Вых то) к,к)3 си ко Входм 5дси Нфратс)рс Номера рс)з) ядов. О).3 с)юс)(с с с.ч ТС)3, ЧТО, С 3 С(сг ЬЗО НОВЬ ИСИЗ 5 ОЫС 3 РС).ГС 3)сВИЯ, В него ввсдси лоп 3 ческий блс)к, информационный Вход которОГО подключси к Вых)дт дси)33 фрато.ра номсрс )Изря тОВ,ирвля 303 ц 33 Н Вход иод.ключен к управляюишму Выходу рсчгистра груни команд, а выход логического с)5 ока подключен ко входу рсп)стра команд.Источик 3 инфс)рмии, ири 33 ятыс ьо Виим).ние при эксиерт 33 зс:1. Лвторскос свидс)сльс"3 вс) сХ(:Р Ло 428:583, 15 кл. 6 06 Г 9,1 б, 9;-1.