Устройство для подсчета ошибок в фазирующей по циклу последовательности

Союз Советских Социалистических Республик) Дополнительное к а ид 2) Заявле 52958/О 51) М. Кл,е Н 04 14 11/О 7 аявки исоединенн осударственный квинтетСовета Мнннстров СССРоо делам нзобретеннйи открытнй(46) Дата опубликования описания 11,07.7 М. Заморки 2) Автор изобретения(54) УСТРОЙСТВО ДЛЯ ПОДСЧЕТА ОШИБОКВ фАЗИРУЮШЕЙ ПО ЦИКЛУ ПОСЛЕДОВАТЕЛЬНОСТИ Изобретение относится к радиосв может использоваться при передаче тестовой информации по радиоканалу,Известно устройство для подсчета ошибок в фаэируюшей по циклу последовательсности, содержащее последовательно соединенные блок памяти, сумматор по модулюдва, детектор ошибок и приемник тестовойинформации, соединенный с первым входомблока памяти, к другим входам которогоподключены выходы формирователя пачкивысокочастотных импульсов, соединенноготакже с вторым входом сумматора по модулю два через генератор сигналов фазовогопуска, другой выход которого подключен ксоответствующему входу формирователя пачки высокочастотных импульсов,Такое устройство не позволяет произвести точный подсчет ошибок за весь сеанспередачи тестовой информации, включая время вхождения в цикловой синхронизм, поскольку при фазировании по циклу приемника тестовой информации информация о числе искаженных символов в фазируюшей последовательности теряется. Предлагаемое устройство для подсчета ошибок в фаэируюшей по циклу последовательности отличается от известного тем, что в него с целью повышения точности подсчета ошибок введены триггер и элемент И, а соответствуюшие выходы дет;:ктора ошибок подключены к входу вычитания приемника тестовой информации через последовательно соединенные триггер и элемент И, к другому входу которого подклю-. чен выход сумматора по модулю два,На чертеже представлена структурная электрическая схема предлагаемого устройства для подсчета ошибок.Устройство содержит последовательно соединенные блок памяти 1, сумматор 2 по модулю, детектор ошибок 3 и приемник тестовой информации 4, соединенный с первым входом блоке памяти 1.К другим входам блока памяти 1 подключены выходы формирователя 5 пачки высокочастотных импульсов, который соединен также со вторым входом сумматора 2 по модулю два через генератор 6 сигналов фазового пуска, другой выход которого559429 подключен к соответствующему входу формирователя 5,Соответствующие выходы детектора ошибок Э подключены к входу вычитания приемника тестовой информации 4 через последо вательно соединенные тратер 7 и элемент И 8, К другому входу элемента И 8 подключен выход сумматора 2 по модулю двв.Устройство работает следующим образом.10 канале связи и числом искажений, наблюдаемым в действительности. Поэтому счетчик ошибок 12 предварительно должен быть установлен в состояние 1 . Если же фазирующая последовательность передаетсяраз, то счетчик ошибок 12 должен быть предварительно установлен в состояние ЬГ . По окончании фазирования приемник начинает анализ тестовой информации с выдачей импульсов ошибок нв вход суммирования счетчика ошибок 12.Технико-зкономическая эффективность изобретения обусловлена возможностью повысить точность подсчета ошибок для оцен- ки качества работы канала связи при передачи по нему тест-сигнала не только эа время передачи тесч сигнала, но и зв время вхождения приемника в цикловой синхронизм. При большом уровне помех в канале связи и при длительном времени вхождения приемника в синхронизм получение дополнительной информации о количестве ошибок за время фазирования позволяет оценить качество работы канала эв весь сеанс связи. формула изобретения Устройство для подсчета ошибок в фазирующей по циклу последовательности, содержащее последовательно соединенные блок памяти, сумматор по модулю двв, детектор ошибок и приемник тестовой информации, соединенный с первым входом блока памяти, к другим входам которого подключень; выходы формирователя пачки высокочастот. ных импульсов, соединенного также с вторым входом сумматора по модулю два через генврвтор сигналов фазового пуска, другой выход которого подключен к соответ-ствующему входу формирователя пачки высокочастотных импульсов, о т л и ч в ющ е е с я тем, что, с целью повышения точности подсчета ошибок, в него введены триггер и элемент И, в соответствующие выходы детектора ошибок подключены к входу вычитания приемника тестовой информации через последовательно соединенные триггер и элемент И, к другому входу которого подключен выход сумматора по модулю двв.5594 29 Из н каз 1359/111 ЦНИИПИ Госуд Тираж 815 П твенного комитета Совет делам изобретений и отк Москва, Ж, Раушска Одписноеа Министров СССРрытий 11303 1 П Патент", г, Ужгород, ул. Проектнаи, 4 Составитель И, Тюрина Редактор Г. Котельский Техред Н. Андрейчук Корректор А. Гласенк