Преобразователь интервалов времени в цифровой код

Союз Севетскик Социалистических Республик(51) М. Кл 2 С 06 Г 5 рисоединением заявки Ме Государственный комитет(23) ПриоритетОпубликовано 30.06.76, Бюллетень МДата опубликования описания 06.08.76 Совета Министров СССРпо делам изобретений(72) Автор изобретения И. Слобожанин аявитель 54) ПРЕОБРАЗОВАТЕЛЬ ИНТЕРВАЛОВ ВРЕМЕН В ЦИФРОВОЙ КОД15 ется пре 8,2 мксек мени Изобретение относи 1 ся к электроизмерительной технике и может использоваться в устройствах кодирования временных интервалов.Известен преобразователь временного интервала в код 1, реализующий метод задержанных совпадений в сочетании со счетно-импульсным методом. В этом преобразователе линии задержки соединены через вентили со счетчиками младшей декады, и уточнение результата происходит только в младшем разряде.Известен также преобразователь интервалов времени в цифровой код 21, содержащий линии задержки с отводами, соединенными с информационными входами регистров памяти разрядов и с входами схем соорки, выходы которых связаны с первыми входами формирующих триггеров, выходами подключенных к входам линий задержки разрядов, следующих за старшим, вход линии задержки которого соединен с входной шиной.В этом устройстве в процессе преобразования оценивается последовательно каждый из десятичных разрядов, начиная со,старшего. Время преооразования этого преобразователя состоит из времени задержки старшей линии задержки и времени оценки старшего разряЦель изобретения - сокр ащениеобразования,это достигается тем, что в предлагаемомпреобразователе второй вход формирующего триггера старшего разряда соединен с входом линии задержки старшего разряда и управляющим входом регистра 11 аю 1 и старшего разряда, выходы всех формиру 1 ощих триггеров подключены к вторым входам фонмир 1 ощих триг 1 еров следу 1 ощнх разрядов, а выходы формиру 1 ощ 11 х триггеров ь четных р 11 зрядах соединень 1 с упр 1 в 51 ОН,11 мн вход 11- ми регис Гров пам 11 и следуюп 1 их нечетных разрядов, причем первые выходы линий задержки в чс 1 ных разрядах связаны с урав.ляющими входами регистров памя 1 Н.На чертеже представлена структурнаяэлектрическая схема предлагаемого преобразователя.1 реобразова 1 ель состоит из входной шины1, линий задержки 2 с отводами, формирую щих триггеров 3 разрядов, регистров памяти4 с одиннадцатью входами и схем сборки 5 передних фронтов интервалов времени. Линия задержки 2 старшего разряда имеет десять отводов через каждые 10 мксек, линия 25 задержки 2 второго разряда - 10 отводовчерез 2 мксек, а линия задержки 2 третьего разряда - 10 отводов через 0,1 мксек.Преобразователь работает следующим образом.ЗЭ Пусть требу образовать интервалвремени Т.=1 В исходном состоя 5197 ОВ10 15 20 25 30 35 40 45 50 55 нии формирующие риггеры о иалодтвся В нуЛЕВОЪ 1,СОСТОЯНИИ, ТРИГГЕРОВ ра ь ИОЫ 1 ВМЯТИч в нечетных разрядах в ну, во, состоянии,а тригеры регистров ламяиь чегных разрядах - в единичноь. 11 схо,ьыи интервалвремени 1 подают на ливонию задержкистаршего разряда. Га ее выходах з - Опояьля 1 отс) Ннерва,ызадержанные О Гносительно друг дру и на Вреыя ди реОси старшего разряда, т. е. на О мксек. задержаные е 1 еде рроьы с Осту Иютй 1 Ор чацОньые Входы рс йс р а памяти чсаршГО ра.)зда, 5 адни фронд 1110 ходина 1 рав,Ощ Вход реисра И.иисаршс О р дзрда и за 11 ещае 1 Осу 11,Снезадержанных передних Чроьовна инфорчИц 0 ные входы реГис1 а па.чЯти - сВшеГО РИЗРЯДа, а таижЕ ПВРЕОРаСЫВИЕт фОР ЧИрующии триггер д старшего разряда в единичное состояние.1 р этом в регистр памяти ч старшего разряда проходит один задержанныи передниирронт ., следовательно, в старшем разрядезапишеся число .ледующии непосредственно за заднич фронтом исходного интервала переднии фронт задержанного исходного интервала со схемы соорки О старшегоразряда возвращает формирующии триггерд старшего разряда в исходное состояние,РОРМИРУЯ ДОПОЛНИтЕЛЬНЫИ ИНТЕРВВЛ ВРЕМЕНИ,раВныи ВО,О мксек - д,и мксек -- ,о мксек.адержанные передние фронты первогосформированного итервала Времени, проходя по линии задержки и второго разряда, поступают на информационныс входы регистрапамяти 4 второго разряда, ичеющего ооратныи порядок нано 1,ения 5 аднии фронтсформированного интервала времени с выхода форчирующего триггера 3 старшего разряда переорасывает формирующии триггер 3второго разряда в единичное состояние, апервый задержанныи заднии фронт сформированного интервала запрещает поступлениезадержанных передних фронтов сформированното интерва,а ьремени В регистр памяти 4 второго разряда. Число задержанных,передних фронтов сформированного интервала времени, поступивших на регистр памяти4 второго разряда, на один оольше старшеицифры сформированного интервала. Это позволяет правильно оценивать лоследующиедополнения. При этом на регистр памяти 4второго разряда постулают два переднихфронта сфорчированного интервала времени,следовательно, во втором разряде запишетсячисло 8,4Следующий непосредственно за задним фронтом сформированного интервала времени задержанный передний фронт сформированного интервала времени сбрасывает через схему сборки 5 второго разряда формирующий триггер 3 второго разряда в исходное состояние. При этом формируется второй дополнительныи интервал времени, равный 2,0 мксек - 1,8 мксек=0,2 мксек. Этот интервал, равный остатку от оценки Т в других разрядах, оценивается в третьем разряде так же, как и в старшем. Б третьем разряде записывается число 1.1 аким образом, в предлагаемом преобразователе в нечетных разрядах оценивается остаток от оценки в старших разрядах, а в четных - дополнение, Поэтому время лреобразования равно сумме времени оценок остатков в нечетных и дополнений в четных разрядах,Формула изобретения Преобразователь интервалов времени в цифровой код, содержащий ливонии задержки с отводами, соединенными с информационными входами регистров памяти разрядов и с входами схем сборки, выходы, которых связаны с первыми входами формирующих триггеров, выходами подключенных к входам линий задержки разрядов, следующих за старшим, вход линии задержки которого соединен с входной шиной, о т л и ч а ю,щ и й с я тем, что, с целью сокращения времени преобразования, в нем второй вход формирующего триггера старшего разряда соединен с входом линии задержки старшего разряда и управляющим входом регистра памяти старшего разряда, выходы всех формирующих триггеров подключены к вторым входам формирующих триггеров следующих разрядов, а выходы формиру 1 ощих триггеров в четных разрядах соединены с управляющими Входами регистров памяти следующих нечетных разрядов, причем первые выходы линий задержки в четных разрядах связаны с управляющими входами регистров памяти,Источники информации, принятые во внимание при экспертизе,1. Э, И, Титис. Преобразователи информации для электронных цифровых вычислительных устройств. М., Энергия, 1970, стр, 223,2. Авт. св. СССР271131, кл. С 06 Е 5/00, 1968.519706 ЯросСоставитель В, Лившиц Редактор Е. Караулова Техред А, Камышникова Корректор О. Тюрина Заказ 1591/15 Изд. Ма 1481 Тираж 864 Подписное ЦНИИПИ Государственного комитета Совета Министров СССРпо делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5Типография, пр. Сапунова, 2