Преобразователь напряжения в код поразрядного уравновешивания с переменным временем определения отдельных разрядов

О П И С А Н И Е (1) ьи 693ИЗОБРЕТЕН ИЯ Союз Советских Социалистических Республик(22) Заявлено 14.06,71 (21) 1670177/26-21 с присоединением заявки1671638/26 2 Государственный комитет Соввта Министров ССС по делам нвеоретеннй и птирытий(45) Дата опубликования описания 18.08 7 53) УДК 681.325(71) Заявител Белорусский ордена Трудового Красного Знамен 1 государственный университет им, Б. И, Ленин 4) ПРЕОБРАЗОВАТЕЛЬ НАПРЯЖЕНИЯ В КОД ПОРАЗРЯДНОГОУРАВНОВЕШИВАНИЯ С ПЕРЕМЕННЫМ БРЕМЕНЕМ ОПРЕДЕЛГНИ 1ОТДЕЛЬНЫХ РАЗРЯДОВ Изобретение относится к автоматике,вычислительной и измерительной технике,Известен преобразователь напряжения вкод поразрядного уравновешивания, содержащий схему сравнения, преобразователь бкода в напряжение, регистр кода, логический блок, распределитель и схему сборки.Причем выход распределителя через логический блок, регистр кода, преобразователькода в напряжение соединен с первьгм вхо Одом сравнения, второй вход которой соединен с источником преобразуемого напряжения, а первый выход - с управляющимвходом логического блока, вход которогоподключен ко входу схемы сборки. 15Однако известное устройство имеет ограниченную скорость преобразования, особенно при обеспечении высокоточного преобразования.Цель изобретениясокращение времени 2 Опреобразования,Для этого в преобразователь введенблок сокращения тактов, первый вход которого соединен со вторым выходом схемысравнения, второй вход - с выходом схе мы сборки, а выход - с упраз;тяю:пил входом распределителя.Кроме этого, для повышения скорости преобразования блок сокращен.я тактов содержит первую линию задержки, четыре схемы И", два триггера, вторую линию задержки и вторую схему сборки. Причем первый вход первой схемы "И" подключен к первому входу второй схемы И гг ко второму выходу схемы сравнения, а второй вход - к выходу нуля первого триггера, выход единицы которого подключен ко второму входу второй схемы И". Быход первой схемы "И" присоединен к однолгу из входов второй схемы сборки, ко второму входу которой присоединен выход второй схемы "И", а выход этой же второй схемы сборки подсоединен ко входу установки единицы второго триггера, единичный вход которого присоединен ко входу установки единицы первого триггера, к первому входу третьей схемы "И", выходу первой схемы сборки и через первую линию задержки к первому входу четвертой схемы "И", второй вход которой подключен квыходу нуля второго триггера, а ее выходприсоединен к управляющему входу распределителя, Выход третьей схемы "И" через вторую линию задержки подключен ковходу установки нуля первого триггера,На чертеже изображена блок-схема преобразователя напряжения в код,Преобразователь содержит схему сравнения 1, преобразователь 2 кода в напряжение, дающий на выходе И , регистр кода 3, логический блок 4, распределитель 5и схему сборки 6,Выход распределителя 5 через логический блок 4, регистр хода 3, преобразова 15тель 2 хода в напряжение соединен с первым входом схемы сравнения 1, второйВход которой соедлнен с источником преобразуемого напряжения И , а первый выходс управляощим Входом логического блока 4, 20вход которого, в свои очередь, подключенко входу схемы сборки 6,Второй выход схемы сравнения 1 соединен с первым входом блока сокрашения тактов, содержащим четыре схемы И" 7-1 О, 25соответственно, первая, вторая, третья ичетвертая, первый ч второй триггеры 31 и12, соответственно; первую линию задержки 13, вторую схему сборки М и вторуюлинию задержки 15, Втторой вход блока З 0сокрашения тактов, т, е, Вход линии задержки 13, соединен с выходом схемы сборки6, Выход блока сокращения тактов, т, евыход четвертой схемы фИ" 10, соединен суправляющим входом распределителя 5,Устройство работает следующим образом.В исходном состоянии все запоминающие элементы обращены в "О", Б = О и на входе преобразователя имеется напря жение ОХтПроцесс отыскания кодового эквивалента У начинается с первого такта, на кохтором определяется значение 1-го старшего разряда. На этом такте устанавливается "1" в первом разряде регистра кода 3 и в триггере 1 1. Если при этом за время, определяемое линией задержки 13, не было изменения знака соотношения Б и 13к х то сигнала на выходе второй схемы сборки 1 4 нет, триггер 12 остается в О" и сигнал с выхода линии задержки 13, поступая на управляющий вход распределителя 5, обеспечивает ускоренную выработкупоследним сигналом начала такта уравновешивания второго разряда, При этомпробное значение в первом разряде будет 60 сброшено или нет в эависимосттл от сигнала на первом выходе схемы сравнения 1Если будет однокрятнод изменение знакя соотношения Б и , то первый сигнал к х будет отрицательныйтак как перед этимО, а= О, и Он не пройдет ни х к через первую схему И" 7 ни через вторую схему "И" 8, тяк как триггер 3 1 находится в единичном состоянии. Следовательно, .и в этом случае триггер 12 к моменту появления на выходе линии задержки 13 Остается в нулевом состоянии, и произойдет ускоренная выработка импульса начала второго такта, т. е. первьпл такт уравновешивания будет сокращен.В том случае, когда эа Время прохождения сигнала через линии задержки 1 3 будет неоднократная смена энякя соотношения 3Ки 0, то уже второй сигнал со Второго вы- ХходЯ схемы срЯВненин 1, который в данном случя. судет положительным, пройдет через схему И 8 н установит через вторую схему сборки 14 В едтт,;иот триггер 12, Последний заблоктирт,ет ттстттео т;т,-и схе,лтт И 1 О и сокраще 1 тие такта не произойдетТриггер 1 1 В начале ВторотО тяктя уряВ новешивания будет через третьи схему "И" 9 и вторую линию задержки 15 установлен в состояние, соответствующее значению разряда опрецеленного в первом такте первого разряда.Аналогично будет происходить огределение остальных разрядов кода, Выбранная логика работы схем И 7 и 8 и установка триГГеря 1 1 в начале каждоГО такта уряв"т новешивания обеспечивает появление ня выходе второй схемы сборки 1 4 сигнала в том случае, когда имеет место че менее двух смен знака соотношения Ь и УХ Формула изобретения1. Преобразователь напряжения в код поразрядного уравновешивания с переменным временем опрецеления отдельных разрядов, содержапплй схему сравнения, преобразователь кода в напряжение, ре.-тлстр кода, логический блок, распределитель, схему сборки ПРИЧЕМ ВЫХОД РЯСПРЕДЕЛтЛТЕЛ;, ЧЕРЕЗ ЛОГИЧЕ- ский блок, регистр копят преобразователь кода в напряжен.ле с первым входом схемы сравнения, второй вход которой соединен с источником преобразуемого напряжения, а первый выход - с управляющим входом логического блока, вход которого подключен ко входу схемы сборки, О т л и ч а ю щ и йс я тем, что, с целью сокрашения времени513 693 Корректс Йзе урилк раж 1029 однисн Изд. М Д аказ 58 И вета Министрткрытнй наб., 4 КИПИ Государст венного комитетаам изобретений н , 113035, Раушска Филиал ППП Патент, г, Ужгород, ул. Проектна преобразования, в него введен блок сокрашения тактов, первый вход которого соединен со вторым выходом схемы сравнении, второй вход - с выходом схемы сборки, а выход - с управляющим входом распределите 5ля,2. Преобразователь по и. 1, о т л ич а ю ш и й с я тем, что, с целью повышения скорости преобразования, блок сокрашения тактов содержит первую линию задержки, четыре схемы И", два триггера,вторую линию задержки и вторую схемусборки, причем первый вход первой схемы"И" подключен к первому входу второй схемы "И и ко второму выходу схемы срав 15нения, а второй вход первой схемы И" -к выходу нуля первого триггера, выход единицы которого подключен ко втооому вхоедактор Д,Иародная Техре ду второй схемы "И", а выход первой схемы И" подключен к одному из входов второй схемы сборки, ко второму входу которой присоединен выход второй схемы "И,а выход этой же второй схемы сборки подсоединен ко входу установки единицы второго триггера, нулевой вход которого присоединен ко входу установки единицы первого триггера, к первому входу третьей схемы "И, выходу первой схемы сборки, ичерез первую линию задержки - к первомувходу четвертой схемы И", второй входкоторой подключен к выходу нуля второготриггера, а ее выход присоединен к управ-ляюшему входу распределителя, выход третьей схемы И через вторую линию задержки подключен ко входу установки нуля первого триггера,