Устройство для декодирования сверточного кода

11 5 ЮЗО циалистически ОБРЕТЕНИЯ Ресеубл ИДЕТЕЛЬСТВУ АВТОРСКОМ(23) ПриоритетОпубликовано 15.04.76. БюллетеньДата опубликования описания 10,06.76 51) М. Кл.2 Н 041. 17,3 Н 041. 1/10осударствеииыи комитет авета Министров СССРо делам изобретеи открыти 72) Авторы изобретени. Б, Дорохов, Т. ф, Дубова, В, И, Ермишин В, И, Кирейченко и Я. Д. Хацкелевич 71) Заявите 4) УСТРОЙСТ ДИРОВАНИЯ СВЕРТОЧНОГОКОДА Я Изобретение относится к системам связи и может использоваться в каналах связи, где требуется повысить эффективность передачи информации.Известно устройство для декодирования сверточного кода, содержащее блок вычисления метрик ветвей и блок вычитания, выход которого подключен к блоку памяти решений через п параллельных каналов обработки, каждый из которых состоит из двух входных 10 сумматоров, к одному из входов которых подключены выходы соответствующих блоков памяти метрик ветвей, а выходы сумматоров подключены к соответствующим входам блока сравнения и коммутатора метрик ветвей, уп равляемого блоком сравнения.Однако известное устройство имеет низкую достоверность декодирования.Цель изобретения - повышение достоверности декодирования, 20Это достигается тем, что в предлагаемом устройстве между выходом блока вычисления метрик ветвей и входом блока вычитания включены последовательно соединенные блок инвертирования метрик ветвей и комму татор, управляемый сигналом с дополнительного выхода блока вычисления метрик ветвей, а в каждом из и каналов обработки на выходе коммутатора метрик ветвей включен адресный двухтактный коммутатор, управляе мый блоком промежуточной памяти, причем выходы адресного двухтактного коммутатора подключены ко входам соответствующих блоков памяти метрик ветвей, дополнительные выходы которых через соответствующие элементы ИЛИ подключены ко входам блока нормирования порога, подсоединенного к дополнительному входу блока вычитания, кроме того, выход блока памяти решений подключен к компаратору через дополнительный сумматор.На чертеже показана схема предлагаемого устройства, содержащего последовательно соединенные блок 1 вычисления метрик ветвей, блок 2 инвертирования метрик ветвей, коммутатор 3, второй вход которого соединен с дополнительным выходом блока 1, и блок 4 вычитания. Выход блока 4 вычитания через й каналов обработки соединен с соответствующими входами блока 5 памяти решений. Каждый из и каналов обработки состоит из двух сумматоров 6,первые входы всех сумматоров объединены и соединены с выходом блока 4 вычитания, а вторые - соединены с выходами соответствующих блоков 7 памяти метрик ветвей, выходы сумматоров 6 соединены с блоком 8 сравнения и коммутатором 9 метрик ветвей, управляющий вход которого соединен с выходом блока 8 сравнения, а выходы - с адресным двухтактным коммутатором 10, управляемым блоком 11 промежуточной памяти. Выходы адресного двухтактного коммутатора 10 соединены с входами блока 5 памяти решении и входами соответствующих блоков 7 памяти метрик ветвей, дополнительные выходы 5 которых через элементы ИЛИ 12 и 13 соединены с входами блока 14 нормированного порога, выход которого соединен с дополнительным входом блока 4 вычитания. Выходы блока 5 через дополнительный сумматор 15 10 подключены к компаратору 16.Устройство работает следующим образом.Последовательность символов поступает на вход блока 1 вычисления метрик ветвей. Для каждой пазы символов в блоке 1 вычисляют ся метрики ветвей Рюю, Люь Й 1 ю, Л 1 ь которые в двоичном коде подаются через коммутатор 3 в блок 4, где они либо прямо проходят на выход, либо из них вычитается одно из двух постоянных чисел (операция нормализации), 20 соответствующее решению, принимаемому в блоке 14 нормирования порога, которое основывается на анализе выходов с элементов ИЛИ 12 и 13. С выхода блока 4 значения метрик ветвей поступают в сумматоры 6 и 25 складываются со значениями метрик ветвей, хранящимися в блоке 7 памяти метрик ветвей, Слагаемые в каждой сумме зафиксированы на основе выбранной структуры кодового генератора в кодере сверточного кода. Опера ции сложения, сравнения и выбора полностью выполняются в два такта. На втором такте на сумматоры 6 поступают инвертированные значения метрик от блока 1 , вместо Люю, Р 1 ю вместо Рю 1 и т, д.) относительно первого так та последовательно через блоки 2, 3 и 4. Результаты суммирования попарно сравниваются блоками 8 сравнения и в каждой паре при помощи коммутаторов 9 метрик ветвей, управляемых сигналом с олока 8 сравнения, вы бирается сумма с большим значением. На первом такте выбранные суммы через адрес-. ные двухтактные коммутаторы 10 записываются в блоках 11 промежуточной памяти. На втором такте отобранные суммы через адрес ные двухтактные коммутаторы 10 переписываются сразу в блоки 7 памяти метрик ветвей. Одновременно с этим содержимое блока 11 промежуточной памяти через коммутатор 10 также переписывается в блок 7 памяти 50 метрик ветвей. Для исключения переполнения сумматоров 6 и блоков 7 памяти метрик ветвей используется операция нормализации, выполняемая блоком 14 нормализации порога, состоящая в том, что при превышении в любом 55 регистре блока 7 памяти метрик ветвей записанной там величиной одного из порогов, на следующем цикле вычислений производится вычитание из метрики ветви некоторой постоянной величины, определяемой блоком 1 нормированного порога.Определение выходного декодированного бита информации осуществляется мажоритарным методом. Для реализации этого метода выходные разряды блока 5 памяти решений через дополнительный сумматор 15 соединены с компаратором 16. В зависимости от соотношения между единицами и нулями, находящимися в регистрах блока 5 памяти решений, на выходе сумматора 15 будет устанавливаться определенный уровень напряжения. Это напряжение в компараторе 16 сравнивается с напряжением порога. Превышение установленного напряжения порога соответствует 1 переданного информационного кода, напряжение, меньшее порогового уровня, соответствует О.Формула изобретенияУстройство для декодирования сверточного кода, содержащее блок вычисления метрик ветвей и блок вычитания, выход которого подключен к блоку памяти решений через и параллельных каналов обработки, каждый из которых состоит из двух входных сумматоров, к одному из входов которых подключены выходы соответствующих блоков памяти метрик ветвей, а выходы сумматоров подключены к соответствующим входам блока сравнения и коммутатора метрик ветвей; управляемого блоком сравнения, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности декодирования, между выходом блока вычисления метрик ветвей и входом блока вычитания включены последовательно соединенные блок инвертирования метрик ветвей и коммутатор, управляемый сигналом с дополнительного выхода блока вычисления метрик ветвей, а в каждом из и каналов обработки на выходе коммутатора метрик ветвей включен адресный двухтактный коммутатор, управляемый блоком промежуточной памяти, причем выходы адресного двухтактного коммутатора подключены ко входам соответствующих блоков памяти метрик ветвей, дополнительные выходы которых через соответствующие элементы ИЛИ подключены ко входам блока нормирования порога, подсоединенного к дополнительному входу блока вычитания, кроме то. го, выход блока памяти решений подключен к компаратору через дополнительный сумматор.Составитель И. Чернякдактор И. Шубина Текрсд Т. Лященко Корректор Л, Орлова ПодписноеССР Типография, пр. Сапунова аз 1158/18 Изд, о 1271 ЦНИИПИ Государственного ком по делам изобрет 113035, Москва, Ж, тетанийауш Тираж 864Совета Министровоткрытийкая наб д. 4/5