Параллельный сумматор

М О П И С А" ИЕ: эА ЗОБ Р ЕТ ЕЙ И У р) ИО 713 Союз Советских Социалистических Республик(51) М. Кч з С 06 Г 7/385 ГосударственныЙ комитет Совета Министров СССР по делам изобретенийи открытий 53) УДК 681.3(088.8)(72) Авторы изобретения А. И. Журавлев и Б. С, Масленников Особое конструкторское бюро вычислительной техники Рязанского радиотехнического института(54) ПАРАЛЛЕЛЬНЫЙ СУММАТОР Изобретение относится к вычислительной технике и может быть использовано прц проектировании устройств ЦВМ и цифровой автоматикики.Известны параллельные сумматоры, содержащие в каждом разряде счетный триггер, элементы И и ИЛИ, причем первые входы первого и второго элементов И соединены соответственно с первой и второц тактовыми шинами, а вторые входы - соответственно со входом разряда слагаемого и со входом переноса из младшего разряда, выходы цх подключены ко входам первого элемента ИЛИ, выход которого подключен ко входу счетного триггера, инверсный выход которого подключен к первому входу третьего элемента И, второй вход которого соединен со входом разряда слагаемого, а выход - с пергзым входам второго элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, первый вход которого соединен со входом переноса из младшего разряда. Известные сумматоры характеризуются критичностью к длительности тактовых импульсов (тт,и,) . Максимальная длительность тактоВого импульса (тт.и. макс.) не должна превы шать времени переключения триггера и задержки на логических элементах И и ИЛИ. Если тт соизмерима с глубиной задержки элементов сумматора, то может иметь место ложный перенос в последующий разряд.Целью изобретения является повышение надежности сумматора. В описываемом сумма.5 торе это достигается тем, что в нем счетныйтриггер выполнен на триггерах с раздельными входамп, причем третий вход третьего элемента И соединен с выходом первого триггера с раздельными входами, а второй вход 10 четвертого элемента И соединен с инверсным выходом этого же триггера.На чертеже приведена схема одного разряда описываемого сумматора.Он содержит элементы И 1 ц 2, элемент 15 ИЛИ 3, счетный триггер 4, выполненный натриггерах с раздельными входамп 5, 6 и 7, каждый из которых выполнен на двух элементах И-НЕ, элементы И 8 ц 9 и элеменг ИЛИ 10. Первая тактовая ццгца 11 подклю чена к первому входу элемента И 1, а вторая тактовая шцца 12 - к перзому входу элемента И 2. Вторые входы элементов И 1 и 2 соединены соответственно со входом 13 разряда слагаемого и со входом 14 переноса 25 из младшего разряда 14 и со входами элементов И 8 и 9. Выходы элементов И 1 и 2 подключены ко входам элемента ИЛИ 3, выход которого подключен ко вход, счетного триггера 4. Инверсный выход счетного триг гера подключен ко входу элемента И 8,другой вход которого подключен к выходу триггера с раздельными входами 5, Инверсный выход триггера с раздельными входами 5 подключен ко входу элемента И 9, Выходы элементов И 8 и 9 подключены ко входам элемента ИЛИ 10, выход которого является выходом 15 переноса из данного разряда. Выход 16 счетного триггера является выходом данного разряда.Суммирование осуществляется в два такта. В первом такте слагаемое передается на вход счетного триггера. В каждом разряде сумматора формируются поразрядные суммы 5 переносы С;, сформированные непосредственно в -х разрядах, и происходит распространение переносов вдоль цепи сквозного переноса, состоящей из элементов И 9 и ИЛИ 10. Перенос П; из -го разряда осуществляется по формулеП=8 гл,/5, Пс ьгде А; - -й разряд слагаемого;П;- перенос, поступивший в -и разряд из предыдущего разряда.Во втором такте переносы, распространившиеся вдоль цепи сквозного переноса, поступают на входы счетчика триггеров соответствующих разрядов сумматора и изменяют их состояние.Во втором такте во время переключения риггеров с раздельными входами соответствующие схемы формирования переносов (элементы И 8 и 9) блокируются сигналами с плеч триггера с раздельными входами 5. Блокировка снимается по заднему фронту тактового импульса, Этим предотвращается возникновение ложных переносов. Формула изобретенияПараллельный сумматор, содержащий вкаждом разряде счетный триггер, элементы 10 И и ИЛИ, причем первые входы первогои второго элементов И соединены соответственно с первой и второй тактовыми шинами, а вторые входы - соответственно со входом разряда слагаемого и со входом переноса из 15 младшего разряда, выходы их подключены ковходам первого элемента ИЛИ, выход которого подключен ко входу счетного триггера, инверсный выход которого подключен к первому входу третьего элемента И, второи 20 вход которого соединен со входом разрядаслагаемого, а выход - с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, первый вход которого соединен со входом пе реноса из младшего разряда, о т л и ч а ющ и й с я тем, что, с целью повышения надежности сумматора, счетный триггер выполнен на триггерах с раздельными входами, причем третий вход третьего элемента И соединен 30 с выходом первого триггера с раздельнымивходами, а второй вход четвертого элемента И соединен с инверсным выходом этого же триггера.,оррсктор Л хред Т. Трусов дактор Л. Стру Заказ 17 одписно пография, пр. Сапуиоза Изд.1271 Тираж 882 ИПИ Государственного комитета Совета Министров по делам изобретений и открьггий 113035, Москва, Ж, Раушская нао., д. 4/5