Аналого-цифровое множительное устройство

(51) М, Клб 063 3/00 дицеписм заявки Ъе с Государственный комитет Соввтв Министров СССР оо делам изобретений н открытий(72) Авторы изобретеци оюи, Л. Г. Козлов и А. В. Писарски Ордена Ленина институт кибернетики АН Украинской ССР(71) Заявител ФРОВОЕ МНОЖИТЕЛЬНОЕ УСТРОЙСТВО(54) АНАЛ Изобретение отпосится к вычислительной технике и может быть использовапо в управляющих системах и гибридных вычислительцых устройствах для преобразования в следящем режиме аналоговых величин в коды с одцовремепцым вычислением пх произведений в цифровом виде.Известны аналого-цифровыс мпожительцые устройства, содержащие рсверсивцыс счетчики мцожимого и множителя, выходы которых соедицепы с узлами токовой козшенсации, подклочепцыми своичт Выхода.;и к блокам формирования сигналов управления, выходы положительцого и отрицатсльпого приращения которых соедипспы соотвстствешо со входами сложения и вычитаппя рсверсившлх счетчиков, сумматор и элементы И прямого кода мцожиыого, соединенные с едипичцыми выходами реверсивного счетчика множимого. Известцые аналого-цифровые мпожитсльпые устройства для перемяожеция двух аналоговых величин требуют п тактов для прсобразовация аналоговых величин в коды и и тактов для их перемножения, что снижает общее быстродействие устройства. Кроме того, сумматор и реверсивцый счетчик мпожитсля должцы иметь цепи сдвига содержимого вправо, что усложняет их структуру. Предлагаемо устройство отличается тем, что, с целью повышеция его быстродействия, опо дополнительно содержит элементы И обратного кода мцожимого, элементы И прямого и обратного кодов множителя, основные и дополнительный блоки разделения, блок управления и линию я задеркки, причем, единичные и нулевые выходы реверсивного счетчика множителя и нулевыс выходы реверсивного счетчика множимого соединены со входами элемептов И прямого и обратного кода мпожителя и элемента 1 р ми И обратного кода множимого соответствецпо, а выходы элементов И прямого и обратного кода мпожителя и множимого подключены через основные блоки разделения ко входам сумматора каждого разряда, выход положптсльпого п отрицательного приращения блока формирования сигнала управления к:ножпмого и множителя соединены с управляющими входами элемепта И прямого и обратного кода можителя и мцожимого соот встствеппо, а также через дополцительцый блокраздслешя и липию задержки со входами основпых блоков разделсцпя, подключенных ко входу младтпсго разряда сумматора, едицичпый и пулевой выходы бло:а управлсция соединены со входами блока формирования сигпалов управлсппя мочкиного и зшожитсля соответственно.Схема предлагаемого устройства представлена ца чертеже.ЗО Оно состоит из реверсивцого счетчика мпо510 3жимого 1, реверсивного счетчика множителя 2, узла токовой компенсации множимого 3, узла токовой компенсации множителя 4, блоков формирования сигналов управления множимого 5 и множителя 6, элементов И прямого кода множимого 7 и множителя 8, элементов И обратного кода множимого 9 и множителя 10, основных блоков разделения 11, дополнительного блока разделения 12, линии задержки 13, сумматора 14 и блока управления 15.На входы блоков формирования сигналов управления множимого 5 и множителя 6 поступают аналоговые величины множимого (х) и множителя (у) соответственно. Цифровые коды множимого и множителя накапливаются в реверсивных счетчиках 1 и 2. Импульсы тактовой частоты (, ) поступают на счетный вход блока управления 15, с выходов которого сигналы поступают на управляющие входы блоков формирования сигналов управления множимого 5 и множителя 6 так, что в четных тактах работает аналого-цифровой преобразователь множимого, а в нечетных тактах работает аналого-цифровой преобразователь множителя,Работа устройства происходит в соответствии с формуламих-- х;+з 1 дп(х - х,) 2-", (1) у =у,-з 1 п(у - у;)2 - ", (2)г. =х;+у ц. =х,у;+з 1 дп(х - х;)у,2 - "++з 1 дп (у - у;) х.2 -, (3) где х и у - аналоговые значения множимого и множителя;я; и у, - коды текущих значений множимого и множителя - содержимое реверсивных счетчиков множимого 1 и множителя 2 соответственно;г; - код текущего значения искомогопроизведения - содержимое сумматора 14.Для четного и нечетного тактов работы предлагаемого устройства формула (3) соответственно принимает видг,.=х+у,.=х;у,+з 1 дп(х - х;)у;2 ", (4) .г,. =хс. ус+ -- гс+ =г,+з 1 дп(у - у,)х;, 2 - и(5)В процессе преобразования аналоговых значений множимого и множителя в коды в следящем режиме в соответствии с формулами (4) и (5) производится вычисление текущего значения произведения множимого на 15 20 25 30 35 40 45 50 55 4множитель. При Этом в зависИМбстИ от знака приращения множимого и множителя на сумматоре 14 производится сложение или вычитание сдвинутых на п разрядов вправо значений множимого и множителя с предыдущим значением произведения (х у). Время вычисления произведения в следящем режиме рав 1но двум тактам (1=2 - ). Результат вычис 1 тления г; получается в цифровом коде на сумматоре 14. Формула изобретения Аналого-цифровое множительное устройст во, содержащее реверсивные счетчики множимого и множителя, выходы которых соединены с узлами токовой компенсации, подключенными своими выходами к блокам формирования сигналов управления, выходы положительного и отрицательного приращения которых соединены соответственно со входами сложения и вычитания реверсивных счетчиков, сумматор и элементы И прямого кода множимого, соединенные с единичными выходами реверсивного счетчика множимого, отличающееся тем, что, с целью повышения быстродействия устройства, в него дополнительно введены элементы И обратного кода множимого, элементы И прямого и обратного кодов множителя, основные и дополнительные блоки разделения, блок управления и линия задержки, причем единичные и нулевые выходы реверсивного счетчика множителя и нулевые выходы реверсивного счетчика множимого соединены со входами элементов И прямого и обратного кода множителя и элементами И обратного кода множимого соответственно, а выходы элементов И прямого и обратного кода множителя и множимого подключены через основные блоки разделения ко входам сумматора каждого разряда, выход положительного и отрицательного приращения блока формирования сигнала управления множимого и множителя соединены с управляющими входами элемента И прямого и обратного кода множителя и множимого соответственно, а также через дополнительный блок разделения и линию задержки со входами основных блоков разделения, подключенных выходом ко входу младшего разряда сумматора, единичный и нулевой выходы блока управления соединены со входом блока формирования сигналов управления множимого и множителя со. ответственно,499569 Составитель А. ПисаревскийТехред Е. Попурушина Корректор Т. Гревцова редактор Л. Ткрина МОТ, Загорский филиал Заказ 3132 Изд,1063 Тираж 863 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5