Устройство для контроля арифметических операций по модулю три

рольных кодов 7, схему сравнен)гя 8, вход 9 устройства, блок умножения контрольных кодов 10, выход 11 устройства, схемы 1214 сОВпядепия, Входы 15 н 16) устрййств(1 и инвертор 17.Контролы(ыс коды операндов, над которыми производится арифметическая операция, записываются в регистры 1 и 2. При контроле операции деления контрольный код делимого проходит через вход 3 устройства на вход регистра 1, а контрольный код делителя через вход 4 устройства - на вход регистра 2, Если контрольпьш код делителя нс равен моду- ЛЮ ТРИ ТО ОЛОК УПРЯВЛСНИ 51 О ПОСЛ С ОКОНЧс 1- ПИЯ ОПЕРаЦИИ ДСЛЕННЯ ВЫДает РЯД СИГпс)ЛОВ управления на схему свертки 6, блок сложсНИ 51 1 СОНТРОЛЬИЫХ КОДОВ / И СХСМУ СРс 1 ВНС- ния 8, В соответствии с этими сигналами первоначально схема свертки 6 определяет код ОСтатКа От КОДа )с(СТИОГО, ПОСтУПаЮЩЕГО (а СС вход с входа 9 устройства, передает эсог КОД ОСТЯТКЯ Нс( ВХОД ОЛОКс 1 ) 110 КС(п) КОНрольпых кодов 10.Блок умножс(пгя контрольных кодс)н 10 образует код произведения контрольного кода частного и делителя и псрсдаст его в предварительно установленный в исходнос состояние блок сложения контрольных кодов 7, Затем схема свертки 6 по сигналу из бло 1(а управления 5 определяет контрольный код от кода остатка, образующегося в арифметическом устройстве в результате выполнения операции деления. Этот контрольный код с выхода схемы свертки 6 поступает в блок сложения контрольны.с кодов 7. Образовавшаяся сумма контрольных кодов сравнивается схемой сравнения 8 с контрольным кодом делимого, поступающим с выхода регистра 1. В случае неравенства схема сравнсния выдает на выход 11 сигнал сбой, Если контрольный код делителя равен модулю три, то схема совпадения 12 формирует сигнал па входе блока управления 5, которьш выдает на первые входы схем 13 и 14 сигнал разрешения переписи в блок сложения контрольных кодов 7 сигналов переноса, поступающих па вторые входы схем 13 и 14 со входа 15 устройства в течение всей операции, Тактовые сигналы сдвигов частного, поступающие на вход 16 устройства, проходит через инвертор 17 на третий вход схемы 13 и непосредственно на третий вход схемы 14, В результате этого при тактовых сигналах, соответствующих формированию в арифметическом устройстве значения нечетно(о разряда частного, открывается схема 13, а при тактовом сигнале, соответствуощем формированию четного разряда частного, - схема 14.Таким образом, в ходе выполнения отдельных тактов операции деления поочередно открываются схемы 13 и 14, и сигналы переноса проходят либо через схему 13 на вход старшего разряда блока сложения контрольных кодов 7, либо через схему 14 на вход младшего разряда этого блока. После окончания4операции деления блок управления 5 закрывает схемы 13 и 14 и выдает ряд сигналов управления, По этим сигналам первоначально схема свертки 6 образует контрольный кодот 5 кода чясп)ого, поступающего пз арифметического устройства, и осуществляется передача кода с выхода схемы свертки 6 в блок сложения контрольных кодов 7. Затем схема свертки формирует контрольный код от кода 10 остатка, образовавшегося в результате операции деления. Этот контрольный код также передается в блок сложения контрольных кодов 7, Образовав(паяся сумма контрольных кодов сравнивается схемой сравнения 8 с 15 контрольным кодом делимого, поступающимс выхода рсгистра 1 контрольного кода.Пример: Х = 0.010111 (делимое), Р 1 Ог (двосИЯ 51 с 1 Стемс; У = О.10011 (дел итсл ь), Й =- 11 г,20 0.11011= 0 011100 + 0.00000010 О, 11 Г)011 Й, = (Л, + Й, + Л,) 1 пос 1 3, так как 10 (0,1 4- 10 + 10) плос 1 3. Предмет изобретения Устройство для контроля арифметическихопераций по модулю три, содержащее регистры контрольного кода делителя и контроль ного кода делимого, входы которых соединены 7 654321 - рязря;1 ы,7 =- 0.011100 (с(асИос) Ь. = 0,1 г 115 = 0.0000001011 (остаток Р . = Ог Прп осуществлении копроля операции деления приведенных выше чисел возникает си туация, когда контрольный код делителя Рравен модуло контроля три.В ходе выполнения операции деления сигнал переноса из старшего разряда сумматора арифметического устройства (АУ) в соотвст ствип с известными алгоритмами выполненияДс ИНОЙ ОПСР с ЦИИ ДО, Ж 1 Ы Н 051 В, 51 ТЬС 5 Н Я ВХО- де 15 устройства при определении значений третьего, четвертого и пятого разрядов частного.40 В РСЗЛЬтаС Э(ОГО ПРП (Я(ЛОВЫХ СИГНс(Лс(Х,соо(вс(ствующих формировапгпо в АУ значений нсчепЫх разрядов частного (рс(ьего и пятого), открывается схема 13, и пя вход ОЛОКс) С,1 ОЖСНИ 51 КОН 1 РОЛЬНЫХ КОДОВ / Двс 1 КДЫ 45 подается код 1 Огь а при тактовом сигнале, соотвествующем формированию в АУ значения четного разряда чяспгого (вгорого), открывается схема 14, и ня вход блока слокения ко(гсрольных кодов 7 подается код 01 г.50 Таким образом, после окончания операцииделения в блоке сложения контрольных кодов 7 формируется код (10 + + 01 + 10) гпос(, 3 = 10 г, т. е, )(с, = 10 г.При правильном выполнении операции деле ния выполняется контрольное соотношение, Дзесова Подписное Изд, Ъое 1511сударственного кпо делам изобрМосква, Ж, Р Заказ 5998ЦНИИПИ Т, Загорский филиа соответственно с первым и вторым входами устройства, третий вход которого подключен к первому входу схемы свертки, первый выход которой соединен с первым входом блока сложения контрольных кодов, второй вход которого подключен к выходу блока умножения контрольных кодов, первый и второй входы которого соединены соответственно с первым выходом контрольного делителя и со вторым выходом схемы свертки, выходы регистра контрольного кода делимого и блока сложения контрольных кодов соединены соответственно с первым и вторым входами схемы сравнения, выход которой подключен к выходу устройства, третий вход схемы сравнения соединен с первым выходом блока управления, второй н третий выходы которого подключены соответственно ко второму входу схемы свсртки н к Г1 111 11 1 1третьему входу блока сложения контрольных кодов, от гичающееся тем, что, с целью повышения эффективности контроля операции деления, в него введены схемы совпадения н нн вертор, причем второй выход регистра контрольного кода делителя через первую схему совпадения соединен со входом блока управления, четвертьш выход которого подключен к первым входам второй и третьей схем сов падения, вторые входы которых соединены счетвертым входом устройства, пятый вход которого подключен ко входу ннвертора и и третьему входу третьей схемы совпадения, выход инвертора подключен к третьему входу 15 второй схемы совпадения, выход которой соединен со входом старшего разряда блока сложения, вход младшего разряда которого подключен к выходу третьей схемы совпадения. Тираж 679митета Совета Министров СССетений и открытийушскан наб д. 4/5