Логическое запоминающее устройство

о 11 442512 Союз ьоеетских Социалистических Республик) М. Кл, б 11 с 11/О осударственный комите света Министров ССС бликовано 05.09,74. Бюллетень33(53) У 81.327 088,8) по делам иэобретен и открытий та опубликования описания(71) Заявитель В. М. Гриць и А, Н. Пресняков обое конструкторское бюро вычислительной техни Рязанского радиотехнического институтаЕ УСТРОЙСТВО" 54) ЛОГИЧЕСКОЕ ЗАПОМИНА бласти за Изобретнающих усИзвестнопитель, выдечникахса, входыфор мироваков, а выхрегистр чик выходамходы - ксхем уирарователямдержки, пвапия. ение от тройств логич полненг с прямо которо телей оды сла, вх соотве одним вления,разря одключУ явля и нена ся то ежные известногопо числу ых подклюх усилитегим входам схемаческилоги носится к о поми- (ЗУ).еское ЗУ, содержащее накоый на ферромагнитных серугольной петлей гистерезиго соединены с выходами разрядных и адресных тос усилителями считывания, оды которого подсоединены тствующих схем И, а вывходам схем И и входам подсоединенным к формидных токов, и схемы заенные к усилителям считыНедостатком известного 3 что оно содержит громоздкие элементы - схемы задержки,Описываемое ЗУ отличается от тем, что оно содержит схемы НЕ разрядов накопителя, входы котор чены к выходам соответствующи лей считывания, а выходы - к дру схем И. Это позволяют упростить устройст высить надежность его работы. 1-1 а чертеже показана структурная логического ЗУ, выполняющего ло операции сумма по модулю дваческая равнозначность с образованием результата операций в ячейке памяти.Оно содержит накопитель, выполненный поодной из схем 2 Д или ЗД, усилители считывания 2, схемы НЕ 3 по числу разрядов, триггеры 4 регистра числа 5, схемы управления 6, формирователи разрядных токов 7, формирователи адресных токов 8, имеющие адресные входы 9.10 Другие входы формирователей 8 подключены к управляющим шинам 10 и 11. Входы схем управления 6 подключены к управляющим шинам 12 и 13, Нулевые выходы триггеров 4 соединены с одними входами схем 15 И 14, а единичные - с одними входамисхем И 15. Входы схем НЕ подключены к выходам усилителей считывания 2, а выходы - к другим входам схем И 14 и 15.Третьи входы схем И 14 и 15 подсоедипе ны к управляющим шинам 16 и 17.Устройство работает следующим образом, При выполнении логической операциисумма по модулю два выбранный формирователь 8 формирует импульс тока записи, а 25 формирователь 7 - ток запрета записи в техразрядах, где триггеры 4 установлены в нуль. В результате действия адресных и разрядных токов в ячейке памяти накопителя 1 образуется результат поразрядной дизь юнкции двух слов: хранимого в ячейке памяти и записанного в регистр числа 5. При этом в выбранной ячейке памяти производится перемагничивание сердечников из нулевого состояния в единичное в тех разрядах, где в регистре числа 5 записана единица, а в ячейке памяти накопителя 1 хранится нуль, Следовательно, на выходах усилителей считывания 2 возникают единичные сигналы, соответствующие поразрядной логической функции запрет от У, а на выходах схем НЕ 3 - сигналы, соответствующие функции импликация от Х к У, На входы схем И 14 подается синхросигпал по шине 1 б, а на их выходах появляется сигнал, соответствующий поразрядной конъюпкции двух слов: хранимого в ячейке памяти и записанного в регистр числа 5, Код с выходов схем И 14 записывается в регистр числа 5.В следующем такте осуществляется коррекция результата путем считывания в тех разрядах, где сигнал на выходах схем И 14 соответствовал логической единице. Для этого формирователь 8 вырабатывает ток считывания, который поступает в выбранные адресные шины накопителя 1. В тех разрядах, где выходной сигнал схем И 14 пулевой, считывание не производится, так как формирователи 7 в этом случае по сигналу, поступающему на шину 13, выдают в разрядные шины токи запрета считывания.При выполнении операции логическая равнозначность в первом такте по сигналу на шине 10 формирователь 8, как и в первом случае, вырабатывает импульс тока записи, по формирователи 7 по сигналу па шипе 12 формируют импульсы тока запрета записи в тех разрядах, где триггеры 4 установлены в состояние единица. В результате в ячейке памяти образуется код, соответствующий результату логической операции импликация от Х к У, а на выходах усилителей считывания 2 - результат операции Пирса. Единичный сигнал на выходах схем НЕ 3 соответствует дизъюнкции одноименных разрядов слов: записанного в регистре 5 и хранимого в ячейке памяти. Эти сигналы подаются на входы схем И 15 и, при наличии сигнала па шине 17 с их выходов на входы триггеров 4.Этот код является результатом конъюнкции отрицания переменной Х, хранящейся в 10 регистре 5, и дизъюнкции переменных Х и У,т. е. запрет по Х.В следующем такте производится коррекция путем считывания в тех разрядах, где сигнал на выходах схем И 15 был равен 15 единице, в остальных разрядах формируются токи запрета считывания, так как содеркимое ячейки памяти является дизъюнкпией двух функций: логическая равнозначность и запрет по Х двух переменных.20Предмет изобретения25 Логическое запоминающее устройство, содеркащее накопитель, выполненный на ферромагнитных сердечниках с прямоугольной петлей гистерезиса, входы которого соединены с выходами формирователей разрядных и ад респых токов, а выходы - с усилителями считывания, регистр числа, входы которого подсоединены к выходам соответствующих схем И, а выходы - к одним входам схем И и входам схем управления, подсоединенным 35 к формирователям разрядных токов, о т л ич а ю щ е е с я тем, что, с целью упрощения устройства и повышения надежности его работы, опо содеяит схемы НЕ по числу разрядов накопителя, входы которых подключе ны к выходам соответствующих усилителейсчитывания, а выходы - к другим входам схем И.442512 и Составитель В. РудакоТехред В. Рыбакова Заказ 926/8ЦН Изд. Мз 453ПИ Государственного комитета по делам изобретений и Москва, Ж, Раушская Тираж 591Совета Министров ССоткрытийнаб., д. 4(5 одписно ипография, пр, Сапунова, 2 дактор Л. Утехина Корректор А. Дзесо