417911

О П И С А Н И Е 479 ИИЗОБЕЕТ ЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистицеских РеспубликЗависимое от авт, свидетельстваЗаявлено 05.11,1971 ( 1627542/26-9) с присоединением заявкиКл. Н ОЗМ 21/00 Гаеудврстееннай комитет Совета 1 иинистрае СССР аа делам изааретений и открытий. Руфицкий и А аханов вительСТРОДЕЙСТВУЮЩИ Й 0-ТРИ ГГЕР Изобретение относится к быстродейству 1 ощим синхронным элементам памяти цифровых вычислительных машин и других устройств дискретной автоматики, в частности к Р-триггерам, реализованным в виде монолитных ин тегральных схем.Известны быстродействующие синхронные .О-триггеры, содержащие бистабильные ячейки первого и второго уровней, построенные на двухуровневых переключателях тока, имею щих входную и выходную взаимодействующие схемы запоминания. Однако в таких триггерах отсутствует одновременная блокировка входа .0 и выходов Я, ф на длительнос 1 ь синхроимпульса. Это не позволяет путем изменения длительности синхроимпульса задерживать момент выходной реакции триггера относительно момента внутреннего запоминания входной информации на 20 любую необходимую величину независимо от изменений информационного сигнала В во время действия синхроимпульса. Этот недостаток особенно существенно сказывается в функциональных схемах, элементы памяти 25 которых синхронизируются одной последовательностью синхроимпульсов, и при наличии неустранимых перекосов между синхроимпульсами, поступающими на передающие и принимающие элементы памяти, что как пра вило, приводит к полной потере работоспособ ности функциональной схемы.Цель изобретения - построение на двух уровневых переключателях тока быстродейст вующего Р-триггера, в котором функциональ но реализуется блокировка входа й и выхо дов Я, Я на длительность синхроимпульса. Это достигается тем, что каждая схема запоминания содержит первый дополнительный транзистор, база и эмиттер которого объединены с базой и эмиттером опорного транзистора переключателя тока второго уровня, а коллектор через резистор подключен к источнику питания, и второй дополнительный транзистор, база и эмиттер которого объединены с базой и эмиттером транзистора прямого плеча бистабильной ячейки второго уровня, а ,коллектор через резистор подключен к источнику питания. Входная и выходная схемы запоминания связаны через двухвходовую схему И, у которой один вход соединен с коллектором второго дополнительного транзистора входной схемы запоминания, другой вход - с коллектором первого дополнительного транзистора выходной схемы запоминания и выход - с информационным входом выходной схемы запоминания.Для сокращения оборудов б емой мощности схема И; вьЯ+1) Я(+1) РгР+1) О (8+1) ФО В) й) Я Ж) й) 20 ством объединения коллектора второго дополнительного транзистора входной схемы запоминания с коллектором первого дополнительного транзистора выходной схемы запоминания и подключения точки объединения коллекторов через резистор к источнику питания, непосредственно к входу эмиттерного повторителя, выход которого служит выходом схемы И.На чертеже показана принципиальная схема П-триггера.Триггер содержит входную схему 1 запоминания, выходную схему 2 запоминания и схему И 3 (здесь и далее используются операторы положительной логики). Вход 4 является информационным входом Р-триггера, вход 5 - синхровходом Р-триггера, входы 6 и 7 служат для асинхронной установки Схема И служит для образования внутреннего контура обратной связи, запоминающего входную информацию О на время действия синхроимпульса.О-триггер сицхронизируется импульсами вида О в 1 в 0. С приходом на синхровход 5 переднего фронта синхроимпульса (О в 1) входная и выходная схемы запоминания одновременно переходят в режим хранения, благодаря чему входная и выходная информация триггера фиксируется и становится независимой от изменений сигнала на информационном входе 4.С приходом на синхровход 6 заднего фронта синхроимпульса (1 - 0) входная и выходная схемы запоминания одновременно открываются, а контур обратной связи запоминает и передает ца выходы триггера информацию, зафиксированную входной схемой запоминания в момент прихода переднего фронта синхроимпульса. После прихода заднего фронта синхроимпульса никакие изменения сигнала на информационном входе 4 также не влияют на состояние выходов 8 и 9 триггера, посколь,ку при С (1) = 1 функция Ра, вырабатываемая входной схемой запоминания, постоянна и равна 1, Таким образом, во время действия синхроимпульса вход 4 и выходы 8 и 9 заблокированы, что отвечает цели изобретения. 25 ЗО 35 40 45 Р-триггера в О и 1 соответственно. Входы 8 и 9 являются прямым и инверсным выходами .О-триггера.1 хаждая схема запоминания (см. таблицу), в зависимости от сигнала Р(1) на входе 4 и сигнала С(1) на входе 5 вырабатывает на коллекторе первого дополнительного транзистора (транзистор 10 схемы 1, транзистор 11 схемы 2) функцию Р(1+1), на коллекторе второго дополнительного транзистора (транзистор 12 схемы 1, транзистор 13 схемы 2) - функцию Ра(1 - , 1), на коллекторе транзистора прямого плеча бистабильной ячейки (транзистор 14 схемы 1 транзистор 15 схемы 2) - функцию Я(1+1) и на коллекторе транзистора инверсного плеча бистабильной ячейки (транзистор 16 схемы 1, транзистор 17 схемы 2) - функцию Я(+1).Таблица Предмет изобретения Быстродействующий й-триггер, содержащий бистабильные ячейки первого и второго уровней, построенный ца двухуровневых переключателях тока, содержащих входную и выходную взаимодействующие схемы запоминания, отличающийся тем, что, с целью обеспечения блокировки входа и выходов на длительность синхроимпульса, каждая схема запоминания содержит первый дополнительный транзистор, база и эмиттер которого объединены с базой и эмиттером опорного транзистора переключателя тока второго уровня, а коллектор через резистор подключен к источнику питания, и гторой дополнительный транзистор, база и эмиттер которого объединены с базой и эмиттером транзистора прямого плеча бистабильной ячейки второго уровня, а коллектор через резистор подключен к источнику питания; входная и выходная схемы запоминания связаны через двухвходовую схему И, у которой один вход соединен с коллектором второго дополнительного транзистора входной схемы запоминания, другой вход соединен с коллектором первого дополнительного транзистора выходной схемы запоминания и выход соединен с информационным входом выходной схемы запоминания.417911 Составитель В. РуфицкийТекрсд Г. Васильева корректор Т. Добровольская Редактор Т. Рыбалова Типография, пр. Сапунова, 2 Заказ 1758/20 Изд.1359 Тираж 81 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР но делам изобретений и открытий Москва, Ж, Раушская наб., д. 475