Блок логических операций для цифровых интегрирующих машин

(22) Заявлено 04.01.7 73291918 соединением заявки Ъд осударственный номнтеСовета Министров СССРпа делам изобретенийи отнрытнй(32) Приоритет -Опубликовано 15,02.74. Бюллетснь хе Дата опубликования описания 04,10.7 оЗ) Х ДК 681.323.64(71) Заявител ГИЧЕСКИХ О НТЕГРИРУЮ РАЦИЙ ДЛЯ ЦИФРОВЪХ МАШИН 54) БЛО 2ственно снижается точность работы устройства, так как становится невозможным своевременное введение поправки.В предлагаемом блоке логических опера ций для цифровых интегрирующих машин вего состав введен экстраполятор, вход которого соединен с первым входом блока н третьим входом узла выходных приращений, первый выход - со вторым входом сумматора подынтегральной функции, и второй выход - со вторым входом узла управляющих импульсов и потсщиалов, третий вход которого подключен к выходу сумматора подынтсгральной функции и к третьему входу узла выработки и хранения поправки, третий выход - ко второму входу узла накопления приращений, а четвертый вход - к выходу регистра кода операций, выход которого соединен со вторым входом блока.Это позволяет повысить точность и расширить функциональные возможности блока.Схема блока логических операций изображена на чертеже,Блок лакопленпсумматоргистр 4 комну льсовхранениящений з узел 1 ор 2, 11 реяющнх отки и прира- вппоПредлагаемое изобретение относится к оо. ласти вычислительной техники и может быть использовано в цифровых интегрирующих машинах и однородных интегрирующих структурах с многоразрядными приращениями,Известны блоки логических операций для цифровых интегрирующих машин, содержащие узел накопления приращений, сумматор подынтегральной функции, узел управляющих импульсов и потенциалов, узел выраооткн и хранения поправки и узел выходных приращений.Однако известные блоки имеют низкую точность работы и ограниченные функциональные возможности в выполнении логическах операций.В известных логических блоках в зависимости от знаков подынтегральных функций (1 - 1)-го и 1-го шагов решения задачи выдается величина выходного приращения 1-го шага (Ч Ъ ), в то время как для решения задачи в следующем шаге в экстраполяционных интегрирующих машинах требуется значение выходного прирацения (1+ 1)-го шага решения ( т 7 Л+1). Значение приращения (1+ 1)-го ( ЬЛ+1 ) получают путем дополнительной экстраполяции выходных приращений (Ь Л,. ) на один шаг вперед, то есть принимают ЬЕ1 равным 2,"1, Прн таком полхоле сущеогнчсскнх операции содержит я приращений, экстраполят д полынтсгральной функцп ла опсрацнп, узел 5 управл и потенциалов, узел 6 выраб поправки и узел 7 выходных ел 5 управляющих 1 мпхльсо+ С,.О,- 7 У 1 7"+1= 25 30 40 45 50 55 3тенциалов объедичяет схему анализа приращения с выхода экстраполятора 2, схему анализа знака функции с выхода узла 1 накопления приращений, схему анализа знака функции с выходя сумматора 3 подынтегральной функции. На первый вход 8 блока поступает приращение подынтегральной функции, по второму входу 9 блока - код операции, выход узла 7 является выходом блока логических операций.Описанный блок логических операций реализует следующий алгоритм;, если С, (О, С, (Оесли С, (О, С,%. Оесли С,) О, СЯ,Оесли С,.)0, С,) О11, если С, ) О где С, = С;.1.1, С, - значение выходной величины узла накопления приращений в 1.м шаге решения; С,. - значение выходной величины сумматора подынтегральной функции в (1+ 1)-м шаге решения.Приращение подынтегральной функции(+ 1)-го шага решения (х 7 У 11+11) поступает одновременно на вход узла 1 накопления приращений, на вход экстраполятора 2 и узла 7 выходных приращений. В зависимости от знаков выходных величин узлов 1 и 3 в предыдущем шаге решения (С; и С, ) узел выходных приращений выходом узла 6 управляющих импульсов и потенциалов подготовлен к,выдаче выходного приращения этого же ( + 1)-го шага решения задачи, Одновременно с поступлением младшего разряда приращения подынтегральной функции (х 7 Уод 1 1.11 на вход 8 блока логических операций на выход блока поступит младший разряд выходного приращения х 7 Лг. Величина выходного приращения будет равна или величине входного приращения, проходящего через узел 7 выходных приращений, или величине поправки, хранящейся в узле 6 выработки и хранения попра 1 вки и проходящей также через узел 7, или нулю. В течение (с + 1)-го шага решения в блоке логических операций образуется значение подынтегральной функции этого шага (Сг) и значение подынтегральной функции на один шаг вперед (С,., ). Узел 5 управляющих импульсов и потенциалов анализирует знак приращения с выхода экстраполятора 2 (с 7 Уд,+1) и управляет выработкой нужной поправки в узле 6 выработки и хранения поправки. Узел 6 одновременно анализирует знаки выходных величин узлов 1 и 3 (С;.1 и С ) и подготавливает узел 7 выходных приращений к работе в следующем шаге решения. Наличие экстраполятора 2 и сумматора 3 подынтегральной функции дает воз. можность получить выходное приращение этого же шага решения без дополнительной экстраполяции и своевременно корректировать выходное приращение, а это значительно повышает точность выполнения логических операций, Код операции, записываемый по входу 9 блока в регистр 4 посредством системы управляющих импульсов и потенциалов обеспечивает реализацию алгоритма соответствующей операции.Блок логических операций позволяет с высокой точностью выполнять достаточно широкий круг операции логического характера: ограничение функции по уровню, выделение экстремального значения функции, определение модуля функции и др,Предмет изобретения Блок логических операций для цифровых интегрирующих машин, содержащий узел накопления приращений, первый вход которого соединен с первым входом блока, а выход -с первыми входами сумматора подынтегральной фун 1 кции, узла управляющих импульсов и потенциалов и узла выработки и хранения поправки, выход которого соединен с первым входом узла выходных приращений, выход которого соединен с выходом устроиства, а второй вход - с первым выходом узла управляющих импульсов и потенциалов, второй выход которого подкл 1 очен ко второму входу узла выработки и хранения поправки, отличающийся тем, что, с целью повышения точности и расширения функциональных возможностей, в его состав введен экстраполятор, вход которого соединен с первым входом блока и третьим входом узла выходных приращений, пер. вый выход - со вторым входом сумматора подытегральной функции, а второй выход - со вторым входом узла управля 1 ощих импульсов и потенциалов, третий вход которого подключен к выходу сумматора подынтегральной функции и к третьему входу узла выработки и хранения поправки, третий выход - ко второму входу узла накопления приращений, а четвертый вход - к выходу регистра кода операций, выход которого соединен со вторым входом блока,Составитель Н. Милославская Техред Л. Камышникова Кооректор Н Учакина Редактор Б. Нанкина Загорская типография Заказ Уо 3121 Р 1 зд, М 1279 Тираж б 24 Подписное ЦНИИПИ Государственного комитета Совета М:шистров СССР по делам изооретений и открытий Москва, Ж, Раугиская наб д, 415