Устройство для измерения фазы

344376 Союз Советскик Социалистическик РеспубликЗависимое от авт. свидетельства01 г 2540 Заявлено 03.1 Х.11476692/2 рисоединением заявкиПриоритет Комитет по деламобретений и открытий У 1,317.77 (088.8 Опубликовано 07.711.1972. Бюллетень21 Дата опубликования описания 23,И 11.1972 при Совете Министр СССРАвтор тзобретения слюк аявите СТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ фАЗЪ е. на время4.1 Известны устройства для измерения фазы,содержащие блок управления, выходы которого подключены к синусному и косинусномукорреляторам, выполненным в виде перемножителей опорного и измеряемого сигналов иинтеграторов, и вычислитель среднего значения фазы,Цель изобретения - повышение точностиизмерений при наличии исказкений типа дроблений и смещения фронтов измеряемого сигнала.Это достигается тем, что в устройство дополнительно введены коммутаторы и определитель характера зависимости средней фазыот замеров синусного и косинусного корреляторов, включающий в себя триггеры памяти,входы которых подсоединены к знаковым выходам интеграторов, дешифратор состоянийтриггеров, а также ячейки установки триггеров памяти и ячейки коммутации, связанные 20с блоком управления. Числовые выходы интеграторов через коммутаторы, вторые входыкоторых подсоединены к выходам триггеровпамяти, подключены к счетному входу вычислителя среднего значения фазы, а выходы дешифратора соединены с входом установки начального числа вычислителя среднего значения фазы.Иа чертеже показана функциональная схема устройства, 3 Устройство содержит синусный 1 и косинусный 2 корреляторы, определитель д характера зависимости средней фазы, коммутатор 4, вычислитель 5 средней фазы, блок б управления.По цепи 7 в устройство поступает прямоугольное колебание частоты 1 с неизвестной фазой, которое получается в результате предельного ограничения принимаемого синусоидального сигнала, По цепи 8 с блока 6 на синусный коррелятор 1 подается опорное прямоугольное колебание частоты , относительно которого осуществляется замер фазы принимаемого сшнала. По цепи 9 с блока бна косипусный коррелятор 2 проходит сигнал цепи18 сдвинутыи нат В качестве перемножителя измеряемого и опорного сигналов используют сумматор 10 по модуляю два, время присутствия уровня 1, на выходе которого характеризует степень корреляции перемпожаемых сигналов.Сигнал с выхода сумматора 10 подается на ячейку совпадения И 11, на другой вход которой поступают импульсы частоты Лво время тг периодов опорного сигнала, составляющих интервал измерения фазы. Пачка из Утг импульсов формируется с помощью ячейки И 12, на которую по цепи 13 с блока б поданы импульсы частоты Л, а по цепи 14 -строб интервала измерення длительностью - .УСигнал с выхода ячейки И 11 подается насчетный вход интегратора, состоящего из двухпоследовательно включенных счетчика 15 скоэффициентом деления и и счетчика 1 б скоэффициентом деления У. За каждый периодопорного сигнала в отсутствии помех на интегратор синусного коррелятора 1 поступает У,10т.Юимпульсов, где Ув= (;"+ - ) - при -- (2) т.2( - -,2а на интегратор косинусного коррелятора 2 -ФЬс импульсов, где Сс = (-. - ; ) - при 0.(," (.ст, 20Жи 1.1 с = (с - ) - прик (; 2 д,В конце интервала измерения в счетчике 1 б синусного коррелятора 1 (косинусного коррелятора 2) оказывается значение У,(У,), усредненное за и периодов опорного сигналя. Из-за двузначности функции О=агсз 1 пх и О=агссовх каждому найденному значению Ув соответствуют два значения фазы303р = - + У - ИЛИ ,Ра: -- УЮ - в - 2М2 Мпри 0 Уз -( -Л2Ж- . - и - или р - Цз -2при - (У У,Ю240а значению У, соответствуетсв+ 1 с ИЛИ тск1 спри 0(У,У. Для выбора одного из четырех возможных вариантов значений фазы, соответствующим парам чисел р, и р, (вариант 1 - 7 з. и сси в иссн З 9 м и ссв4 - а ислужит определитель 3 характера зависимости 50 средней фазы.Устройство выносит решение о приеме сиг 9 с + Угнала с фазой2при значениях Ф, и Фсоответствующих тому 55 варианту, для которого величина Ф, - Ф, минимальная.Благодаря этому достигается максимальная точность измерения фазы в условиях помех, приводящих к смещению фронтов и дроб лению измеряемого сигнала, Определитель 3 характера зависимости средней фазы состоит из ячеек И 17, И 18, И 19, И 20 установки триггеров памяти, триггеров памяти 21, 22, дешифратора 23 и ячеек И 24 - И 27. 65 Сигнал с выхода единиц старшего разряда счетчика 15 синусного коррелятора 1 (косинусного коррелятора 2) через ячейки И 17 - - И 20 триггеров памяти проходит на установку триггера памяти 21 (22). Установка триггеров памяти производится импульсом, поступающим по цепи 28 с блока б управления после окончания интервала измерения. =тнм обеспечивается хранение информации оЛ Увеличине К( - или Ую - -2 2- 2)во время этапа обработки чисел У, и У,.Дешифратор 23 на четыре возможных состояния подсоединен к триггерам памяти 21 и 22 таким образом, что вырабатывается уроМ Жвень 1 при У,) - , У,) - (вариант 1) на22ыыоде, подсоединенном в ячейке И 24 комФ Умутации; при (1) - У,( - (вариант 2) -2 2к ячейке И 25 коммутации; при с 1( - ,ЮИЬс( - (вариант 3) - к ячейке И 2 б; приМ ЖЬ,( - , У,) - (вариант 4) - к ячейке И 27.В зависимости от номера варианта в вычислителе 5 средней фазы определяется фаза принимаемого сигнала, связанная со значениями /, и У, соотношениями1 7при варианте 1 ,= --- У+ Уз + У 4 У,4 2 с 1 Юпри варианте 2 , = -- +2+Уз+У 4 У,4 2с1 3при варианте 3 ув= -- У+1+Уг+У 14 У,4 2 с1 5при варианте 4 р,= -- У+Уз+ У 14 У,4 2 с где с 1=У - 1 - с/ в чис, дополнительное к У.С вычислителя 5 по цепи 29 с блока б управления в момент, задержанный относительно появления импульса в цепи 28, на ячейки И 24, И 25, И 2 б, И 27 поступает импульс опроса, осуществляющий запись в счетчик 30 (с коэффициентом деления 4 У) исходного состояния, через ячейку И 24 - число - У,2Л через ячейку коммутации И 25 - +2г через ячейку И 2 б -- У+1, через ячейку2И 27 -- У.52Съем числа О, с счетчика 1 б в виде длительности потенциала осуществляется во время интервала считывания, который имеет1длительность - , и задержан относительноХмомента появления импульса в цепи 20, когда уже произведена начальная установка счетчика 30. Интервал считывания задается сигналом, поступающим с блока 6 на ячейку И 31 по цепи 32, на другой вход которой подаются импульсы с частотой М. На выходе ячейки И 31 вырабатывается пачка из У импуль. сов, которая проходит через ячейку объедине. ния ИЛИ 33 на счетчик 16. Импульсом цепи 28 осуществляется сброс триггера 34 в исходное состояние, когда на его выходе 35, подсоединенном к коммутатору 4, присутствует уровень О. Импульс переполнения счетчика 16 изменяет состояние триггера 34. Таким образом, в начале интервала считывания в течение вреУгмени . на выходе 35 синусного коррелятора 1 присутствует уровень О, а в остальную частьУзинтервала считывания -- уровень 1.1 ЖАналогично на выходе 36 косинусного коррелятора 2 формируется уровень О длительУ с постыл " и уровень 1 - длительностью - , Поступление па вычислитель 5 прямого числа У, (С,) или дополнительного Ъ, (К) управляется с помощью коммутаторов 4, представляющих собой сумматоры по модулю два.Длительность потенциала с выходов коммутаторов 4 подвергается обратному преобразованию в число импульсов с помощью ячеек И 37, И 38 вычислителя б.Если уровень единиц присутствует на выходе только одного коммутатора 4, то появляется уровень единиц па выходе сумматора 39 по модулю два и разрешается прохождение импульсов:астоты 1 Ч через ячейку И 38 на счетный вход счетчика 30. Если же присутствует уровень единиц одновременно на выходах обоих коммутаторов 4, то разрешается 6прохождение импульсов частоты У через ячейку И 37 и ячейку ИЛИ 40 на вход второго каскада счетчика 30.К концу интервала считывания в старших 5 разрядах счетчика 30, начиная с третьего разряда, образуется число, характеризующее фазу принимаемого сигнала, которое в параллельном коде поступает на выход 41. После съема найденного значения фазы перед началом сле дующего измерения фазы импульс с блока 6по цепи 42 устанавливает в нуль суммирующие счетчики 16, 16 синусного и косинусного корреляторов.15Предмет изобретенияУстройство для измерения фазы, содержащее блок управления, выходы которого подключены к синусному и косинусному корреля торам, выполненым в виде перемножителейопорного и измеряемого сигналов и интеграторов, и вычислитель среднего значения фазы, отличавшееся тем, что, с целью повышения точности измерений при наличии искажений 25 типа дроблений и смещения фронтов измеряемого сигнала, в него дополнительно введены коммутаторы и определитель характера зависимости средней фазы от замеров синусного и косинусного корреляторов, включающий в себя 30 триггеры памяти, входы которых подсоединены к знаковым выходам интеграторов, дешифратор состояний триггеров, а также ячейки установки триггеров памяти и ячейки коммутации, связанные с блоком управления, при 35 этом числовые выходы интеграторов черезкоммутаторы, вторые входы которых подсоединены к выходам триггеров памяти, подключены к счетному входу вычислителя среднего значения фазы, а выходы дешифратора соеди.4 Э нсны со входом установки начального числавычислителя среднего значения фазы.