Вычислительное устройство

О П И С А Н И Е 327476И ЗОБРЕТЕ Н ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Овюа Овввтвиив Социалиетичесииа рвсптбливЗависимое ог авт. свидетельства ЛЪ -М.Кл. 6 0617 38 Заявле,но 08,Х 11.1969 (И 1382689/18-24) с присоединением заявки ЛЪ -Комитет по лолам изобретений и отирытий при Совете Министров СССР:1 зобрстения О. М. Шатохин Заявитель Институт электронных управляющих машин ВЫЧ ИСЛ ИТЕЛ ЬНОЕ УСТРОЙСТВО Предлагаемое изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных машинах и системах.Известны вычислительные устройства, в которых имеется арифметико-логическое устройство, память микрокоманд, используемая для задания операций, регистр микрокоманды, схема формирования адреса очередной микро- команды, рабочие регистры. В таких вычислителях арифмстико-логическое устройство используется как для выполнения над данными, поступающими на вход арифметико-логического устройства, таких операций как сложение, вычитание, сдвиг операций И, ИЛИ, включительно ИЛИ и т. д так и для обмена информацией между регистрами.Недостатком известного решения является достаточно большое количество разрядов памяти микрокоманд, используемых для целей индивидуального управления состоянием отдельных разрядов рабочих регистров, и увеличение нерегулярности структуры процессора, что особенно важно для процессоров, построенных на интегральных схемах.Целью изобретения является повышение быстродействия процессора и уменьшение нерегулярности его структуры.Предлагаемое устройство отличается тем,что оно содержит схему выбора А, поразрядную схему И, схему выбора В и поразрядную схему ИЛИ, Информационные входы схемы гыбора А подсоединены к выходам рабочих регистров, управляющие входы схемы А связа ны с выходами соответствующих разрядов регистра микрокоманды, выходы схемы А связаны со входами схемы И, друпие входы которой соединены с выходами группы разрядов регистра микрокоманды. Входы схемы выбора 10 В связаны с выходамн арифметико-логическогоустройства н выходами соответствующей группы разрядов регистра микрокоманды, а управляющие входы схемы В связаны с соответствующими разрядами регистра микрокоманды.15 Входы схемы ИЛИ связаны с выходами схемы И и выходами схемы выбора В, выходы схемы ИЛИ связаны со входами рабочих регистров, управляющие входы рабочих регистров подключены к вь 1 ходам группы разрядов 20 регистра микрокоманды.На чертеже изображена схема предлагаемого вычислителя, где:1 - память микрокоманд, 2 - регистр микрокоманды, состоящей из нескольких групп 25 разрядов; 3 - рабочие регистры; 4 - схемавыбора А; 5 - схема И; б - схема выбора В; 7 - схема ИЛИ; 8 - арифметико-логическос устройство; 9 - регистр адреса микро- команды; 10 - схема формирования адреса Зо микрокоманды; 11 - группа разрядов регист1 О 15 20 25 30 35 40 45 50 55 ра м 11 крокоманды, управл 511 О 1 ца 51 схемо 11 формирования адреса следующей микрокоманды;12 - группа разрядов регистра микрокоманды, управляющая схемой выбора А; 13 - группа разрядов регистра микрокоманды, управляющая схемой выбора В; 14 - группа разрядов регистра микрокоманды, управляющая приемом в рабочие регистры; 15 - группа разрядов регистра микрокоманд, подаваемая на входы схемы И; 16 - группа разрядов реГистра микрОкОма 1 д, подс 1 Ваема 51 па Входы схемы ИЛИ.Вычислитель включает в себя память микро- команд 1 постоянного или полупостоянного типа, выходным регистром которой является регистр микрокоманды 2.Группа разрядов 11 регистра микрокоманды 2 управляет схемой 10 формирования адреса следующей микрокоманды, входы которой также соединены с выходами арифметико-логического устройства 8, а выходы - со входами регистра 9 адреса памяти микрокоманд. Выходы регистра 9 связаны со входами памяти микрокоманд 1,Группа разрядов 12 регистра микрокоманд 2 управляет работой схемы выбора А 4, входы которой связаны с выходами рабочих регистров 3. Выходы схемы выбора А и выходы группы разрядов 15 регистра микрокоманды 2 подключены ко входам схемы И 5,Входы схемы выбора В подключены к выходам арифметико-логического устройства 8 и выходам группы разрядов 16 регистра микро- команды, Управляюц 1 ие входы схемы выбора В 6 связаны с выходами группы разрядов 13, регистра микрокоманды.Входы схемы ИЛИ 7 подсоединены к выходам схемы И и к выходам схемы выбора В,Выходы схемы ИЛИ 7 связаны со входами рабочих регистров 3, управляющие входы рабочих регистров связаны с выходами группы разрядов 14 регистра микрокоманды 2.Входы арифметико-логического устройства связаны с выходами рабочих регистров 3, выходы арифметико-логического устройства связаны со входами рабочих регистров 3.Предложенное устройство работает следующим образом.В каждом такте работы процессора па регистр микрокоманды 2 считывается содержимое ячей 1 хи памяти икрокоанд 1.1, выбра 11- ной по адресу, указанному в регистре адреса 9, Содержимое регистра адреса памяти микро- команд задается схемой 10 формирования адреса в зависимости от состояния группы разрядов 11 регистра микрокоманды 2 и состояния выходов отдельных разрядов арифметикологического устройства. Если информация, находящаяся на регистре микрокоманды 2, требует изменения содержимого определенных разрядов какого-либо рабочего регистра, то содержимое данного рабочего регистра 3 передается через схему выбора А 4 на поразрядную схему 5, на другой вход которой поступает содержимое группы разрядов 15 регистра микрокоманды. Код, записанный в разрядах 15 регистра микро- команд, выбирается таким, чтобы в позиции тех разрядов рабочего регистра, которые должны быть изменены, были записаны нули.Результат операции И поступает на поразрядную схему ИЛИ 7. Схема выбора В подает на схему ИЛИ либо информацию с выхода арифметико-логического устройства, либо с выхода группы разрядов 16 регистра микрокоманды 2.Схема ИЛИ обеспечивает занесение новых значе 1 ий отдельных разрядов рабочих регистров и управляющих триггеров, которые были обнулены в схеме И. Результат операции заносится в требуемый рабочий регистр под управлением группы разрядов 14 регистра микрокоманды 2. Предмет изобретения Вычислительное устройство, содержащее арифметико-логический блок, память микро- команд, регистр микрокоманд, схему формирования адреса очередной микрокоманды и рабочие регистры, отличающееся тем, что, с целью повышения быстродействия, опо содержит первую и вторую схемы выбора, поразрядную схему И, поразрядную схему ИЛИ, причем информационные входы первой схемы выбора соединены с выходами соответствующих рабочих регистров, управляющие входы первой схемы выбора связаны с выходами соответствующих разрядов регистра микрокоманды, выходы первой схемы выбора связаны со входами поразрядной схемы И, другие входы которой соединены с выходами соответствующих разрядов регистра микро- команды, входы второй схемы выбора соеди ены с выходами арифметико-логического блока и выходами соответствующих разрядов регистра микрокоманд, управляющие входы второй схемы выбора соединены с соответствующими разрядами регистра микрокоманды, входы поразрядной схемы ИЛИ соединены с выходами поразрядной схемы И и с выходами второй схемы выбора, выходы поразрядной схемы ИЛИ соединены со входами рабочих регистров, управляющие входы которых подключены к выходам соответству 1 О 1 цих разрядов регистра микрокоманды.327476 Иванеев Корректор Е. Исаков Редактор Б. Нанкина иенко бластная типография Костромского управления по печа Заказ 9 ЦНИИП Составители Тскрсд 3. Т Изд, ЪЪ 135омитета по делам изобретений и откр Москва, Ж, Раушская 1 ираки 448 Поди испо 1 тий при Совете Министров ССС аб., д. 4/о