Интегрирующий многоканальный преобразователь кодов

О П И С А Н И Е 312257ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ союз Сооотских Социалистических Республикриоритетпубликовано 19,711.1971. Бголлетень Мата опубликования описания 13.Х.1971 Коиитет ео делатс зооретеиий и открытий ори Сосете Мииистрсе СССР681.325.53:681.325 .54 (088.8) Авторы зоб ретен Л. А, Сопочкин, О. П. Полюга и аучно-исследовательский институт вычислительных маши. Седыхравляющи явитель ИНТЕГРИРУЮЩИЙ МНОГОКАНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ КОДОВавтомати едназначе ьсного ко Изобретение относится к ооластики и вычислительной техники и прно для преобразования число-импулда в двоичный код.Известны многоканальные интегрирующие (суммирующие) преобразователи последовательности импульсов (число-импульсного кода) в двоичный код, содержащие формирователи, арифметическое устройство (сухгматор), запоминающее устройство и устройство управления.Предложенное устройство отличается тем, что в нем выходы всех формирователей через схему ИЛИ соединены с единичным входом приемного триггера, выходы которого соединены со входом сумматора и через схему ИЛИ со входом формирователя импульсов обращения к запоминающему устройству, а единичный выход этого триггера через схемы ИЛИ соединен также с единичными входами триггера блокировки генератора опроса формирователей и триггера признака операции, выход переноса старшего разряда сумматора через схемы ИЛИ соединен с единичным входом приемного триггера и со входом старшего разряда регистра адреса запоминающего устройства.Это позволяет расширить функциональные возможности устройства за счет опроса формирователей короткими импульсами с большой частотой следования, а также упростить схему устройства за счет использования и-разрядного сумматора для получения 2 празрядного двоичного кода по каждому входному каналу.Схехга устройства изображена на чертеже.Устройство содержит формирователи 1, на которые подаются сигналы датчиков по шинам 2; сумматор 3; блок управления преобразованием 4, состоящий из приемного триггера 5, генератора опроса формирователей 6 с триггером блокировки 7, формирователя 8 импульсов обращения к запоминающему устройству, триггера признака операции 9, счетчика 10, дешифратора 11 и схем ИЛИ 12 - 15; запоминающее устронство (ЗУ) 1 б, содержащее регистр адреса 17, регистр записи 18, регистр чтения 19, синхронизатор 20, клапаны 21; схему ИЛИ 22; блок управления выдачей 23 с регистром-счетчиком кода адреса 24, выходным регистром 25 и шиной запроса 26.Формирователи 1 осуществляют прием входных сигналов от датчиков, формируют одиночный импульс из каждого входного сигнала и однократно выдают его по сигналу опроса,Параллельный сумматор 3 осуществляет сложение единицы со значением информации, хранящейся в 3 у.3ЗУ 16 предназначено для хранения промежуточных результатов суммирования по каждому входному каналу преобразователя,Блок управления выдачей 23 обеспечивает передачу накопленной информации в канал связи по запросу вычислительной машины по шине 26,Устройство работает следующим образом.Блок 4 с помощью генератора опроса 6, счетчика 10 и дешифратора 11 поочередно опрашивает все формирователи 1 и одновременно фиксирует адрес опрашиваемого формирователя в регистре адреса 17 ЗУ 16, При наличии импульса на выходе опрашиваемого формирователя перебрасывается триггер 6, который запускает формирователь 8, устанавливает признак операции чтение на триггере 9, блокирует с помощью триггера 7 генератор б и записывает единицу в сумматор 3, Импульс формирователя 8 запускает синхронизатор 20, который считывает код ячейки ЗУ по данному адресу на регистр чтения 19. Затем код поступает в сумматор 3, где складывается с единицей. По окончании суммирования синхронизатор 20 сбрасывает триггер 6, который снова запускает формирователь В и посылает в синхронизатор 20 признак операции Запись, Результат суммирования записывается в ячейку ЗУ по данному адресу, По окончании записи синхронизатор 20 сбрасывает триггер 7, в результате чего генератор 6 деблокируется, и производится опрос следующего формирователя 1.При отсутствии импульса на выходе формирователя 1, обращение в ЗУ не производится, и спустя время, равное периоду частоты генератора 6, производится опрос следующего формирователя 1,Если все разряды считываемого по -му адресу ЗУ кода содержат единицы, то сигнал ,переноса из последнего разряда сумматора 3 перебрасывает через схему ИЛИ 22 триггер старшего разряда регистра адреса 17 ЗУ и через схему ИЛИ 15 триггер 6. Производится считывание кода ячеек ЗУ по старшему адресу, добавление единицы в сумматор 3, запись результата сложения по старшему адресу, и нулей по -му адресу.Если все разряды записываемого по старшему адресу кода содержат единицы, то блок управления выдачей 23 посылает в канал связи сигнал, предупреждающий о возможности потери информации.С приходом команды из вычислительноймашины по шине 26 блок 23 организует выдачу накопленной и преобразованной информации.15Предмет изобретенияИнтегрирующий многоканальный преобразователь кодов, содержащий формирователи, сумматор, запоминающее устройство, блок управления выдачей и блок управления преобразованием, содержащий, в свою очередь, приемный триггер, генератор опроса формирователей с триггером блокировки, формирователь импульсов обращения к запоминающему устройству, триггер признака операции, счетчик с дешифратором и схемы ИЛИ, отличаюи 4 ийся тем, что, с целью упрощения схемы и расширения функциональных возможно стей, выходы всех формирователей через схему ИЛИ соединены с единичным входом приемного триггера, выходы которого соединены со входом сумматора и через схему ИЛИ - со входом формирователя импуль сов обращения к запоминающему устройству,а единичный выход этого триггера через схемы ИЛИ соединен также с единичными входами триггера блокировки генератора опроса формирователей и триггера признака опера ции, выход переноса старшего разряда сумматора через схемы ИЛИ соединен с единичным входом приемного триггера и со входом старшего разряда регистра адреса запоминающего устройства.Составитель В. ИгнатущенкоРедактор Л, А. Утехина Техред Е. Борисова Корректор Е. В. ИсаковаЗаказ 2758/16 Изд,1142 Тираж 473 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Ж, Раушская наб., д. 4/5Типография, пр, Сапунова, 2