Устройство для передачи информации

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 306554 Союз Советских Социглистических РеспубликЗависимое от авт. свидетельства-Заявлено 07.Ч 1.1969 ( 1345874/18-24)с присоединением заявки-Приоритет -Опубликовано 11.Ч,1971. Бюллетень19Дата Опубликования описания 5.Ч 111.1971 1 ПК Н 031 с 3/286 Комитет по делам обретений и открытий ри Совете Министров СССРДК 621.373.54(088.8 Авторизобретени Гнитьк 3 аявител СТРОЙСТВО ДЛЯ ПЕРЕДА ФОРМАЦИИ ОГО ВыхОД подключен первым вховспомогат рой подкл хронизации мы И вс со вторым Для эткоторогоединен ссхемы Ивход котоблока сигющей схесоединен Изобретение относится к вычислительной технике и может быть использовано при построении различных устройств дискретной переработки информации на элементах с непосредственными связями. 5Известны устройства на элементах с непосредственными связями, состоящие из основного и вспомогательного триггеров, в которых для защиты триггеров от срабатывания из-за наводимых на их логических входах 10 импульсных помех осуществляется стробирование управляющих схем при приеме и передаче информации.Однако в известных устройствах напряжения помех, действующие в течение импуль са выделения информации, могут накладываться на входной сигнал, что снижает помехоустойчивость устройства.Цель изобретения - повышение помехоустойчивости триггерного устройства и во 20 время действия импульса выделения информав нем инвертора, вход к логической схеме, содом первой управляющей ельного триггера, второй ючен к третьему выходуВход второй управляпомогательного триггера выходом блока синхронизации. Первыи выход блока синхронизацииподключен к одному из входов схемы И,выход которой соединен со входом обнуленияосновного триггера, и к одному из входовсхемы И, выход которой соединен со входом установки основного триггера.На фиг. 1 приведена структурная схемаустройства; на фиг. 2 - диаграммы напряжений на выходах соответствующих узлов.Устройство для передачи информации содержит основной триггер 1, включающий всебя инверторы 2, 3, логические схемы И4 7 и логические схемы ИЛИ 8, 9; вспомогательный триггер 10, включающий в себяпнверторы 11, 12, логические схемы И13 - 15 и логическую схему ИЛИ 16, Входная логическая схема состоит из схем И 17,18, схем ИЛИ 19 и входного инвертора 20.Блок управляющих БУ синхронизирующихнапряжений имеет для управления связьюмежду основным и вспомогательным триггерами выход для предварительной установкивспомогательного триггера выход 22 и длявыделения входной информации с входногоинвертора выход 23,Высокий положительньш уровень условнопринят за установочный (единичный), а низкий положительный уровень - за нулевой.В исходном состоянии (1,) входная информация равна нулю, т. е. на выходе нп одной изсхем И 17, 18 нет единичного сигнала. Связь между вспомогательным и основным триггерами отсутствует, а на выходе инвертора 20 поддерживается постоянный единичный уровень. С приходом нулевого уровня напряжения на выход 22 (момент 12) вспомогательный триггер устанавливается в единичное состояние (инвертор 11 закрыт, инвертор 12 - открыт). С приходом высокого уровня напряжения на выход 23 (1 з) этот триггер переходит в нулевое состояние (ицвертор 11 открыт, ицвертор 12 закрыт). В момент времени й, когда на выходе 2 появляется нулевой уровень напряжения, основной триггер 1 принимает состояние, соответствующее вспомогательному триггеру, независимо от того, в каком состоянии о находился. Это состояние (инвертор 2 - открыт, инвертор 3 - закрыт) условно принято за нулевое и может поддерживаться бесконечно долго, пока входная информация равна нулю. Установка и обнуление вспомогательного триггера происходят с каждым новым тактом синхронизирующих напряжений. В случае, когда входная информация принимает единичное значение (т. е, инвертор 20 открыт), с приходом импульса напряжения на выход 23 (момент (15) вспомогательный триггер нс перебрасывается в исходное нулевое состояние. Поэтому с приходом нулевого уровня напряжения на выход 21 (16) основной григгер устанавливается в единичное состояние (инвертор 2 закрыт, инвертор 3 открыт). Это состояние поддерживается до тех пор, пока к моменту прихода импульса напряжения на выход 23 входная информация не будет равна нулю. В этом случае сначала вспомогательный триггер устанавливается в нулевое состояние (момент 1), а затем (момент 1,) и основной триггер.Таким образом, едщничному сигналу на входе устройства, на его выходе соответствует импульс напряжения, по длительности равный периоду повторения синхронцзирующих сигналов,Помехоустойчивость по логическим входам обеспечивается двумя факторами, Вспомогательный триггер не реагирует ца импульсные помехи по установочному уровню на выходе входного инвертора прц наличии импульса выделения информации, поскольку 5 длительность управляющего импульса выбрана так, что даже при наличии провала в установочном уровне триггер устанавливается в соответствующее этому случаю состояние. Это означаеТ, что устройство не реагирует ца цм гульсные помехи по нулевому уровгпо ца еслогических входах, Помехоустойчивость ло установочному уровню обеспечивается за счет использования на входе вспомогательного цриггора дэполнительного инвертора.15 Ввиду того, что время выключения бол -шинства переключающих схем значительно больше времени включения, импульсные помехи на логических входах по единичному уровню до определенной длительности не про ходят на вспомогательный триггер.Таким образом, устройство обладает невосприимчивостью к импхльсцым помехам по логическим входам как по нулевому, так ц по единичному уровням и во время действия импульса выделения информации.Предмет изобретенияУстройство для передачи информации ца З 0 элементах с непосредственными связямц, содержащее основной и вспомогательный триггеры, логические схемы И - ИЛИ. инвертор, вход которого подключен к логической схеме, и блок синхронизации, отличающееся З 5 тем, что, с целью обеспечения помехоустойчивости устройства, выход инвертора соединен с первым входом первой управляющей схемы И вспомогательного триггера, второй вход которой подключен к третьему выходу блока 40 синхронизации, вход второй управляющейсхемы И вспомогательного триггера соединен со вторым выходом блока синхронизации, первый выход блока синхронизации подключен к одному из входов схемы И, выход 45 которой соединен со входом обнуления основного триггера, и к одному из входов схемы И, выход которой соединен со входом установки основного триггера..Х Б Риг 2 Составитель А. И. Жереновдактор Л, А. Утехина Техред Н, И. Наумова Корректо Т. А. Китае Патент тп. Харьк. фил. аказ 281/1062 Изд. М 783 Тираж 473 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР Москва, Ж, Раушская наб., д. 4/5