Устройство для защиты памяти

3064 бЗ Союз Советских Социалистических Республикьства М -06 11( аявлено 31.И 1.1968 ( 1262344/18-24)присоединением заявки М -Приоритет аитет по делам изобретеиий и атксытОгубликованоДата опублик ДК 681,326,7(0 И,1971. Бюллетень Лв 1 ния ОЗХ 111.197 пои Совете 3 йииистро СССРания опи Авторы изобретени. Е, Овсепян и А, Г. вит УСТРОЙСТВ ЗАЩИТЫ ПАМЯТИ епотери времени н ы при обращения назначены д я страниц памят,с управляющей мяти 2, по ешифратора ходу - сой памидпо вы ависимое от авт. свпде-,е Предлагаемое устройство б ласти вычислительной техникиприменено в устройствах защираспределенной памяти цифтельных машин.Известны устройства для защиты памяти, содержащие регистры, дешифраторы и логические схемы,Недостатком известных устройств является потеря времени при каждом обращении к памяти, обусловленная необходимостью проверки адреса на условие нарушения защиты.Предлагаемое устройство отличается от известных тем, что в нем выходы базовых регистров соединены с первым входом регистра адреса оперативной памяти, второй вход которого соединен с первым выходом адресной части регистра команд, второй выход которой соединен со входом базовой части адреса, выходы которого соединены со вторыми входами базовых регистров, Первый вход базовых регистров соединен с первым выходом оперативной памяти, первый выход регистра адреса оперативной памяти соединен с первым входом дешифратор а адреса оперативной памяти, второй вход которого соединен с выходом клапана обращения. Первый вход последнего соединен с выходом клапана блокировки защиты, а второй вход подключен к шине обращения к оперативной памяти. Первый вход клапана блокировки защиты соединен с шиной блокировки защиты управляющей области, а его второй вход соединен с первым выходом схемы ИЛИ, входы которой соединены с выходами дешифратора защищенных страниц. Вход этого дешифратора соединен со вторым выходом регистра адреса оперативной памяти. Второй выход схемы ИЛИ соединен с первым входом клапана нарушения защиты, второй вход которого соединен с выходом схемы НЕ, вход которой связан с шиной блокировки защиты управляющей области. Выход дешифратора адреса оперативной памяти соединен со входом оперативной памяти, второй выход которой соединен со входом адресной части регистра команд, Это позволяет устранить н достатки прототипа. Это позволяет избежать апроверку нарушения защитк памяти.На чертеже приведена функциональная схе.ма устройства.Базовые регистры 1 предхранения начальных адресовсвязаны по первому входуобластью (УО) оперативновторому входу - с 2" выходабазовой части адреса 3, а45 50 55 60 65 старшими разрядами регистра адреса оперативной памяти (РгАОП) 4,Адресная часть регистра команд 5 предназначена для хранения условных адресов и по входу связана с рабочей областью (РО) оперативной памяти 2; по первому выходу смещение Р (младшие 1 разрядов) связано с младшими разрядами регистра 4, а по второму выходу базовая часть В (старшие Й разрядов) связана с дешифратором базовой части адреса 3.Дешифратор базовой части адреса 3 предназначен для выбора базового регистра 1, номер которого записан в базовой части адреса В регистра 5, и по входу связан с частью В регистра 5, а по выходу с базовыми регистрами 1.Регистр 4 предназначен для образования физического адреса с дальнейшим обращением по этому адресу, и но первому входу старшие г разрядов связаны с базовыми регистрами 1, по второму входу младшие 1 разрядов - с частью Р регистра 5. По первому выходу регистр 4 связан с дешифратором адреса оперативной памяти 6, а по второму выходу старшие г разрядов связаны с дешифратором защищенных страниц.Дешифратор адреса оперативной памяти б предназначен для выбора ячейки памяти, номер которой записан в регистре 4 и по первому входу связан с регистром 4, по второму входу - с клапаном обращения 7, а по выходу - с оперативной памятью 2.Дешифратор 8 защищенных страниц на т выходов предназначен для выбора страниц, входящих в защищенную УО памяти 2 и по входу связан со старшими разрядами регистра 4, а по выходу - со схемой ИЛИ 9.Схема ИЛИ 9 на т входов предназначена для выработки сигнала о наличии в регистре адресов, входящих в УО оперативной памяти 2, и по входу связана с дешифратором 8, по первому выходу - с клапаном (двухвходовая схема И) блокировки защиты 10, а по второму выходу - с клапаном нарушения защиты 11.Клапан блокировки защиты 10, предназначен для выработки разрешения обращения к УО оперативной памяти 2 при подаче сигнала Блокировка защиты УО и по первому входу связан с сигналом Блокировка защиты УО, по второму входу - с выходом схемы ИЛИ 9, а по выходу - с клапаном обращения 7,Клапан обращения 7 предназначен для выработки обращения к оперативной памяти нри подаче сигнала Обращение к ОП, если не нарушена защита, и по первому входу связан с клапаном блокировки защиты 10, по второму входу - с сигналом Обращение к ОП, а по выходу - с дешифратором адреса оперативной памяти 6.Клапан нарушения защиты 11 предназначен для выработки сигнала Нарушение защиты и по первому входу связан со схемой 5 10 15 20 25 30 35 40 ИЛИ 9, по второму входу - со схемой НЕ 12, а по выходу - с системой прерывания машины, куда подается сигнал Нарушение защиты.Схема НЕ 12 предназначена для инвертирования сигнала Блокировка защиты, но входу связана с сигналом Блокировка защиты, а по выходу - с клапаном наруше. ния защиты 11.Оперативная память 2, которая состоит из управляющей (УО), и рабочей (РО) областей, предназначена для хранения управляющих и рабочих программ и по входу связана с дешифратором б. По первому выходу УО связана с базовыми регистрами 1, а но второму выходу РО - с адресной частью регистра команд.Устройство работает следующим образом.Перед началом решения данной программы в базовые регистры 1 программа-диспетчер, записанная в УО оперативной памяти 2, заносит начальные адреса страниц, отведенных решаемой программе.В ходе решения программы в дешифратор 3 заносятся условные адреса, но которым нужно произвести обращение к памяти.Проиндексированный условный адрес А =В 2+ Р + (1)гпос 1 2 - = В 2+ Р,где (1) - содержимое индекс-регистра с номером 1.По значению В дешифратор базовой части 3 выбирает один из 2" базовых регистров Йв . Физический адрес Аф образуется в регистре 4, в старшие г разрядов которого засылается содержимое выбранного базового регистра Кв, а в младшие 1 разрядов - смещение Р из регистра 5.Аф - гв 2+ Р) где г, - содержимое базового регистра Гв"К УО оперативной памяти 2, содержащей целое число страниц, можно произвести обращение, если подается сигнал Блокировка защиты, Если в регистре находится адрес, входящий в одну из страниц УО, дешифратор 8 вырабатывает сигнал, который, пройдя через схему ИЛИ 9, поступает на вход клапанов 10 и 11. Если подан сигнал Блокировка защиты (при работе управляющих программ и в некоторых других специальных случаях), сигнал Обращение к ОП, пройдя через клапан 7 производит обращение по адресу в регистр 4. При этом сигнал Нарушение защиты не вырабатывается, так как на вход клапана 11 сигнал Блокировка защиты УО подается через схему НЕ 12. Если же сигнала Блокировка защиты УО нет, обращение к памяти не происходит (заперты клапаны 10 и 7) и клапан 11 вырабатывает сигнал Нарушение защиты, так как на выходе схемы НЕ 12 есть сигнал. Защита памяти осуществляется благодаря соблюдению следующего условия: в базовых региибо начальные гдреод данную програмвходящих в УО опеимер, нули, если ну),жет привести к обстраницам, либо к УО оперативной паабатывается сигнал страх могут на са страниц, вы му, либо адре ративной знамя левая страницОшибка про ращению либ защищенным мяти 2. При Нарушение за ходиться л деленных и са страниц, ти 2 (напр а входит в 1 граммы мо о к своим страницам этом выр за бр едме ения Устроиство для защиты памяти, содержащее регистры, дешифраторы, оперативнують, логические схемы И, ИЛИ, НЕ, гаичающееся тем, что, с целью повышения быстродействия и сокращения оборудования, в нем выходы базовых регистров соединены с первым входом регистра адреса оперативной памяти, второй вход которого соединен с 2 первым выходом адресной чакоманд, второй выход которойвходом базовой части адреса, врого соединены со вторыми входрегистров, первый вход которых памя сти регистра соединен со ыходы котоами базовыхсоединен с 25 первым выходом опер ативной памят, первы выход регистра адреса оперативной памяти соединен с первым входом дешифратора адреса оперативной памяти, второй вход которого соединен с выходом клапана обращения, первый вход которого соединен с выходом клапана блокировки защиты, второй вход которого подсоединен к шине обращения к операт:.вной памяти, первый вход клапана блокировки защиты соединен с шиной блокировки защиты управляющей области, а его второй вход соединен с первым выходом схемы ИЛИ, входы которой соединены с выходами дешифратора защищенных страниц, вход которого соединен со вторым выходом регистра адреса оперативной памяти, второй выход схемы ИЛИ соединен с первым входом клапана нарушения защиты, второй вход которого соединен с входом схемы НЕ, О вход которой связан с шиной блокировки защиты управляющей области, выход дешифратора адреса оперативной памяти соединен со входом оперативной памяти, второй выход которой соединен со входом адресной части регистр а ком а нд.