Преобразователь частоты в код

287418 ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Соеетскит Социалистическиз РеспубликСВИДЕТЕЛЬСТВУ К АВТОРСК т. свидетельства Ъе симое о Кл. 42 п 1 т, 3/00 21 е, 36 03,1969 ( 134587518-24) явлено 07,7 присоединением заявки Ле МПК Н 031 с 13/02 6 01 г 2302 УДК 681.325;621,317.7Комитет оо долее изобретений и открыт ори Соеете Миииотро СССРПриоритетОпубликовано 19.Х,1970, Бюллетень М 35Дата опубликования описания 22,1.1971 Авторыизобретени Г. О, Паламарюк, Л. Н. Костяшкин и М. Б. Никиф Рязанский радиотехнический институт явите,РЕОБРАЗОВАТЕЛЬ ЧАСТОТЬ 1 В К 2 Изооретение относится к ооластп вычислительной техники и может быть использованов качестве самостоятельного узла-частотомера, входного преобразователя информациидля цифровых вычислительных машин (ЦВМ), 5составной части частотно-импульсных вычислительных устройств,Известен преобразователь частоты в код,содержащий вычитающее устройство, счетчик,дешифргторы, схемы совпадения, схемы сборки и регистр.Недостатком известного устройства являетсязначительное количество оборудования (триггеров), необходимое для его изготовления.Целью изобретения является построение 15преобразователя частоты в код при меньшихзатратах оборудования, но сохраняющеготочностные и динамические характеристикиизвестного преобразователя.Эта цель достигается тем, что выходы вычитающего устройства подключены ко входампервой схемы сборки, выход которой соединен со входом счетчика, и к первым входампервой группы схем совпадения, выходы которых соединены со входами регистра; вторые 25входы этих схем совпадения подключены квыходам первого дешифратора, входы которого соединены с выходами-разрядов счетчика исо входами второго дешифратора, выходы которого соединены с первыми входами второй 30 группы схем совпадения; ко вторым входам этик схем совпадения подклочены шины опорнь 1 х частот, а выходы пх подсоединены ко входам третьей группы схем совпадения, вторые входы которых подключены к выходам второй группы схем сборки, входы которых соединены с выходами разрядов регистра и с выходамп первого дешпфратора, а выходы - со входамп третьей схемы сборки, выходы которой соединены со входом вычитающего устройства.Предложенное устройство, изображенное на чертеже, состоит пз блока синхронизации 1, вычитающего устройства 2, счетчика 3, дешифраторов 4 и 5, схем сборки б, 7, 8, импульсно-потенциальных схем совпадения 9 - 12 и выходного регистра 13.Вход частоты Р соединен с блоком синхронизации 1, к другому входу которого подключена шина опорной частоты Ро. Выход блока 1 соединен со входом вычитающего устройства 2, оба выхода вычитающего устройства подключены к импульсным входам импульсно-потенциальных схем совпадения 11 и 12, соединенных потенциальными входами с соответствующими выходами дешифратора 4, выходы схем совпадения соединены с установочными входами триггеров выходного регистра 13. Кроме этого, выходы вычитающего устройства подключены ко входам схемы сбор 2874183ки 8, выход которой соединен со входом счетчика 3, выходы триггеров последнего подключены ко входам дешифраторов 4 и б. Выходы дешифратора б соединень; с потенциальными входами импульсно-потенциальных схем сов падения 10, к импульсным входам которыхоподключены шины опорных частос2 2о2 о 10Выходы схем 10 соединены с импульсными входами импульсно-потенциальных схем совпадения 9, выходы которых подключены ко входам схемы сборки 7, вы:сод которой соединен со входом вычитающего устройства. К потенциальным входам схем совпадения 9 подключены выходы потенциальных схем сборки 6, входы которых соединены с соответствующими выходами дешифратора 4 и единичными выходами триггеров выходного регистра 13.При поступлении на вход устройства частоты Рпервый импульс этой частоты, пройдя через вычитающее устройство, переводит счетчик 3 из состояния 00 00 в состояние 00 01. При этом дешифратор б выдает разрешающий потенциал на схему совпадения 10, управляющую прохождением старшей опорнойочастоты в . Одновременно дешифратор 4 вы 2дает разрешающий потенциал на схему 9 (через схему сборки б) и схемы совпадения 11 и 12, стоящие на входе старшего триггера выходного регистра 13, в результате старшаяоопорная частота - через схему совпадения 92 35 и сборки 7 поступит на второй вход вычитаю- щего устройства 2 для контроля. Контроль заключается в проверке условий40Р, З - либо РРоЕо2 2Прп выполнении какого-либо из условий появляется разностный импульс на том или ином выходе вычитающего устройства и записы влет О или 1 в старший разряд выходного рег 11 стра 13.В случае полоясительного исхода проверки (загсцсь 1) выходной сигнал старшего тригтерл выходного регистра 13 дублирует разрешиоций потенциал дешифратора 4, посту- пающий на схему 9, управля 1 ощую прохождео нцем старшей опорной частоты - . Этот же2 разностный импульс переводит код счетчика 3 11 з состояния 00 01 в состояние 00 10. Прц-,этом,дец 1 ифратор б выдает разрешающий потенциал на две схемы совпадения, управо ля 1 ощие поохождением опорных частот2и - ". Дешифратор 4 выдает разрешающий сиг;1зх 4нал только на одну схему совпадения 9, управляющую прохождением опорной частоты. На вход вычитающего устройства в укао занно.1 случае поступит набор частот а, - +Гот - т. е. производится проверка условий2 оРЗ - а, - ,- , либо Е(а, -- + - ,ою о Го22 о 2 2 огде0 при Р , 1 при первом испытании);21 при Р - 1 прп первом испытании),2В зависимости от результата этого испытания на 1 ом или ином выходе вычитающего устройства появляется разностный импульс записывающий О или 1 в старший разряд выходного регистра и производящий переключение ссе 1 чика 3,Рассмот ренный процесс продолжается до ",ех пор, пока не будут проверены условия, аналогичные приведенным выше, для каждого разряда выходного регистра, По окончании цикла прсгобразования контрольный счетчик 3 устансвится в состояние 00 00, дешифратор б выдает разрешающие потенциалы на все схс,мы совпадения 10, дешифратор 4 выдаст на всех выходах запрещающие потенциалы. Из всех схем совпадения 9 будут открытьг только те, на которые подается разрешающий потенциал с триггеров выходного регистра 13.Предмет изобретенияПреобразователь частоты в код, содержащий вычитающее устройство, сче;чик, дешифраторы, схемы совпадения, схемы сборки и регистр, отлица 1 оисийся тем, что, с целью сокращения оборудования, выходы вычптаюшего устройства подключены ко входам первой схемы сборки, выход которой соединен со входом счетчика, и к первым входам первой группы схем совпадения, выходы которых соединены со входами регистра, а вторые входы этих схем совпадения подключены к выходам первого дешифратора, входы которого соединены с выходами разрядов счетчика и со входами второго дешифратора, выходы которого соединены с первыми входами второй группы схем совпадения, ко вторым входам этих схем совпадения подключены шины опорных частот, а выходы их подсоединены ко входам третьей группы схем совпадения, вторые входы которых подключены к выходам второй группы схем сборки, входы которых соединены с выходами разрядов регистра и с выходами первого дешнфраторл, а выходы - со входамч третьей схемы сборки, выходы которой соединены со входом вычитающего устройства, 287418Реда ктоЗаказ 3898 ЦНИИПИ Составитель Е. СеменоваНанкина Текрсд А, А. Камышннкова Корректор А. П, ВасильеТираж 480 Подписноеомитета по делам изобретений и открытий при Совете Министров СССРМосква, Ж, Раушская наб., д. 4,:5Типография, пр. Сапунова,