Параллельный накапливающий сумматор на трехвходовых параметронах

НИЕ ЕНИЯ Союз Советских Социалистических РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВ Зависимое от авт. свиде вагеено 30.111.1964 (М 421 п, 14 ПК 6 061 риоритетпубликовано 02.Х 11,1 Комитет изобретений при Совете ССелам открыти инистрое етень24 УДК 681,327,66:681, ,325.54 (088,8). Б я 1,11,1968 Дата опубликования сан Аьторы зобретсния М. Зенин ергеев витель ВАЮЩИЙ СУММАТОРАРАМЕТРОНАХ с присоединением заявкиРАЛЛЕЛЬНЪ 1 Й НАКАПЛ НА ТРЕХВХОДОВЫХ В вычислительнои технике известны параллельные накапливающие сумматоры на трехвходовых параметронах с трехфазной системой синхронизации, имеющие раздельные входы для ввода двух слагаемых.5Предлагаемый сумматор имеет следующие отличия. Входы параметронов первой и второй фаз синхронизации соответственно триггеров первого и второго разрядов каждой трехразрядной группы соединены с шинами приема 10 первого слагаемого и цепью гашения сумматора. Вход параметрона третьей фазы триггера третьего разряда каждой группы связан с цепью гашения. Один вход параметронов второй, третьей и первой фаз соответственно 15 триггеров первого, второго и третьего разрядов соединен с шиной приема второго слагаемого в данньй разряд, а другой вход, инверсный с выходом параметрона образования переноса в данном разряде. Один вход парамет рона третьей и первой фаз соответственно трип еров первого и второго разрядов группы через синхронизирующпй параметрон подключен к выходу параметрона образования переноса в предыдущем разрядс, а другой вход, 25 инверсный, соединен с выходом параметрона образования переноса в данном разряде. Один вход парамстрона второй фазь триггера третьего разряда каждой группы связан с выходом параметрона, выполняющего функцию 30 ИЛИ, входы которого соединены с шиной ввода первого слагаемого в третий разряд и с выходом параметрона образования переноса второго разряда группы, а инверсный вход параметрона второй фазы триггера третьего разряда группы подсоединен к выходу параметрона образования переноса третьего разряда, Выходы параметронов образования переноса третьего разряда всех групп соединены со входами схемы ИЛИ фиксации окончания сложения чисел в сумматоре.Это позволяет сократить число параметронов и обеспечить высокое быстродействие. 1-1 а фиг, 1 представлена блок-схема предлатаемого сумматора; на фиг. 2 - блок-схема дешифратора формирования сигнала окончания суммирования.Элементом схемы является пар аметрон, имеющий не более трех входных сигналов и допускающий нагрузку не более чем на пять входов. В схеме используют параметроны только одного типа; метод возбуждения трехфазный.Хранение одного из слагаемых (или результата предыдущего суммирования) осуществляется в регистре, образованном триггерами на параметронах 1, 2 и 3. Ввод числа в этот регистр осуществлен через входы 4 - 9. Гашение предыдущей информации производится(3) и =1 одУ - 1. 15 го 25 путем разрыва цепи обратной связи триггерана входе параметрона 1.Для второго слагаемого специального регистра не требуется, процесс суммирования начинается в момент появления числа на входах10 - 15. Результат суммирования берется вмомент действия второй фазы возбужденияс выходов 1 б - 21,Все разряды сумматора разбиты на группыпо три разряда в каждой, На фиг. 1 приведены две соседние группы сумматора.В каждый разряд каждой группы, помимотриггера на параметронах 1, 2 и 3, входит параметрон 22 образования переноса. В первыйразряд каждой группы входит также одинсинхронизирующий параметрон 23, во второйразряд каждой группы - два синхронизирующих параметрона 23 и в третий разряд каждой группы входит три синхронизирующихпараметрона 23.Кроме того, во втором разряде каждойгруппы сумматора имеется параметрон 24,реализующий функцию ИЛИ. Параметроны2, 3, 22 во всех разрядах групп реализуютмажоритарную функцию трех переменных, такую же функцию реализует параметрон 1 впервом и во втором разрядах.В третьем разряде каждой группы параметрон 1 реализует функцию И.При появлении числа на входах 10 - 15 втечение первого периода синхронизации впределах каждой группы производится суммирование без учета переноса из предыдущихгрупп. Если такие переносы появляются, тополученные ранее промежуточные трехразрядные суммы корректируются в последующиепериоды синхронизации. Процесс суммирования заканчивается тогда, когда сигналы переносов будут равны нулю.Для фиксации момента окончания суммирования используется схема ИЛИ, показанная на фиг, 2 и построения из параметронов25, каждый из которых реализует функциюИЛИ от двух переменных. Входы этой схемы соединяются с выходами переноса третьего разряда каждой группы (для групп, показанных на фиг. 1, - это выходы 2 б и 27). Сигнал с выхода 28 схемы ИЛИ индуцируетокончание суммирования.Время срабатывания схемы ИЛИ асср определяется:1 ер = 1 ояг -- (1)где Л/ - число разрядов сумматора;Т - длительность периода синхронизации. Результат нужно округлять в большую сторону до целого числа.Учитывая, что контроль наличия переносов в схеме ведется по сигналам каждого третьего разряда, можно определить время работы рассматриваемого сумматора 1, которое равно интервалу между приемом второго слагае 30 35 40 45 50 55 60 65 мого и выдачей сигнала готовности суммы схемой фиксации окончания суммирования:1 оКи )(1+ т)Т+1, (1+ т + ), где т - наибольшее количество трехразрядных групп, в которых производилась коррекция суммы.Известно, что количество гг переносов, которое нужно сложить последовательно, равно в среднем: 1 ак, например, при Лг = 48 полученное по формуле (3) и округленное в большую сторону до целого числа значение п равно пяти, Ы предлагаемой схеме этому соответствует т = 2, тогда среднее время работы сумматора, вычисленное по формуле (2), равно13 Реализация 48-разрядного сумматора по предлагаемой схеме требует 319 параметронов, т. е, 6,7 параметрона на разряд. Предмет изобретения Параллельный накапливающий сумматор на трехвходовых параметронах с трехфазной системой синхронизации, имеющий раздельные входы для ввода двух слагаемых, отличаюгг 4 ийся тем, что, с целью сокращения числа параметронов и обеспечения высокого быстродействия, в нем входы параметронов первой и второй фаз синхронизации соответственно триггеров первого и второго разрядов каждой трехразрядной группы соединены с шинами приема первого слагаемого и цепью гашения сумматора, а вход параметрона третьей фазы триггера третьего разряда каждой группы связан с цепью гашения, один вход параметронов второй, третьей и первой фаз соответственно триггеров первого, второго и третьего разрядов соединен с шиной приема второго слагаемого в данный разряд, а другой вход, инверсный, - с выходом параметрана образования переноса в данном разряде; один вход параметрона третьей и первой фаз соответственно триггеров первого и второго разрядов группы через синхронизирующий параметрон подключен к выходу параметрона образования переноса в предыдущем разряде, а другой вход, инверсный, соединен с выходом пэраметрона образования переноса в данном разряде, один вход параметрона второй фазы триггера третьего разряда каждой группы связан с выходом параметрона, выполняюще. го функцию ИЛИ, входы которого соединены с шиной ввода первого слагаемого в третий разряд и с выходом параметрона образования переноса второго разряда группы, а инверсный вход параметрона второй фазы триггера третьего разряда группы подсоеди/Б бботин актор Т. Ла Заказ 4602,9 Тираж 535 ПодписноеЦЦИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Центр, пр. Серова, д. 4 пография, пр, Сапуно пен к выходу параметрона образования переноса третьего разряда; выходы параметронов образования переноса третьего разряда СоставительТекред А. А. К всех групп соединены со входами схемы ИЛИ фиксации окончания сложения чисел в сумматоре. мышникова Корректоры: Л. В. Наделяева и Н. И. Быстрова