Регистр

ОП ИС АНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ н 1959162 Союз СоветскихСоциалистическихРеспублик(22) Заявлено 18. 06,80 (21) 2941585/18-24 с присоединением заявки Мо С 11 С 19/00 Государственный комитет СССР по делам изобретений и открытий.66(088.8) Опубликовано 150982, Бюллетень Йо 34 Дата опубликования описания 15,09.82 1) Заявител 4) РЕГИСТР Изобретение относится к вычис.лительной технике и может быть использовано для согласования различных устройств ЭВМ и построения накопителей для промежуточного хранения информации.Известен многоФункциональный регистр с различным количеством разрядов, построенный на триггерах различных типов из интегральных элементов различной степени интеграции.Однако количество выводов не соответствует стандартным корпусам интегральных микросхем, что приводит к большому количеству внешних соединений, снижающих помехоустойчивость при повышении скорости обработки информации 1).Наиболее близким к предлагаемому по технической сущности является регистр на Р-триггерах с параллельно-последовательным приемом информации 23.Однако при параллельном выводе информаций из восьмиразрядного. регист ра, построенного по этой схеме, требуется общее количество контактов, не соответствующее количеству контактов стандартных корпусов для интегральных микросхем, что препятствует изготовлению его по интегральной технологии.Целью изобретения является расширение области применения регистраза счет последовательного ввода ивывода информации и повышение егонадежности,Поставленная цель достигается темчто в регистр, содержащий ячейки памяти и шины управления,введены первая и вторая группы элементов НЕэлемент И-НЕ и. элементы развязки,например диоды, анод каждого из которых является одним из входов - выходов регистра и соединен с первымвходом Каждой ячейки памяти, входыэлементов НЕ первой группы соединены с шинами управления, выходы элементов НЕ первой группы соединеныс входами элементов НЕ второй группы, выходы нервого и второго элементов НЕ первой группы элементов НЕ.соединены с входами элемента И-НЕ,выход которого соединен с вторым вхо25 дом каждой ячейки памяти, выход каждого элемента НЕ, кроме первого, препоследнего и последнего, второй группы элементов НЕ соединен с третьимвходом каждой, кроме первой, ячейки30 памяти, четвертый и пятый входы ко5 1 О 65 торой соединены соответственно с выходами первого и предпоследнего эле-. ментов НЕ второй группы элементов НЕ, шестой вход каждой ячейки памяти соединен с выходом последнего элемента НЕ второй группы элементов НЕ, седьмой вход каждой ячейки памяти соединен с выходом предпоследнего элемента НЕ первойгруппы элементов НЕ, во- сьмой вход каждой ячейки. памяти соединен с первым выходом последующей ячейки памяти, первый выход каждой ячейки памяти соединен с одним из входов последующей ячейки памяти, второй выход каждой ячейки памяти соединен с аноцом соответствующего диода, третий вход первой ячейки памяти соединен с выходом последнего элемента НЕ второй группы элементов НЕ.Каждая ячейка памяти регистра, кроме первой и последней, содержит триггер, первый и второй элементы НЕ и восемь элементов И-НЕ, выход восьмого элемента И-НЕ является вторым выходом ячейки памяти, входы восьмого элемента И-НЕ соединены с выходами шестого и седьмого элементов И-НЕ, первые:входы которых соединены с выходами триггера, вторые входы шестого и седьмого элементов И-НЕ являются шестым входом ячейки памяти, третьи входы шестого и седьмого элементов И-НЕ являются соответственно пятым и шестым входами ячейки памяти, первый выход триггера является первым, выходом ячейки памяти, первый вход триггера является вторым входом ячейки памяти, второй вход триггера соединен с выходом пятого элемента И-НЕ, входы которого соединены.с выходами первого, второго, третьего и четвертого элементов И-НЕ, первые входы первого и второго элементов И-НЕ являются третьим входом ячейки памяти, вторые входы первого и второго элементов И-НЕ соединены соответственно с выходами первого и второго элементов НЕ, третий вход первого элемента И-НЕ и первый вход четвертого элемента И-НЕ являются, пятым входом ячейки памяти, третий вход второго элемента И-НЕ и.первый вход четвертого элемента И-НЕ являются седьмым входом ячейки памяти, вторые вхо ды третьего и четвертого элементов И-НЕ являются четвертым входом ячейки памяти, третий вход четвертого элемента Й-НЕ является восьмым входом ячейки памяти, третий вход третьего элемента И-ЙЕ соединен с первым выходом триггера, вход второго элемента НЕ соединен с выходом первого элемента НЕ, вход которого явля- ется первым входом ячейки памяти,Первая и последняя ячейки памяти содержат девятые элементы И-НЕ,выходы которых соединены соответственнос третьими входами восьмых элементов И-НЕ, первые входы девятых элементов И-НЕ соединены соответственно с первыми входами триггеров, вторые и третьи входы девятых элементов И-НЕ являются седьмым и пятымвходами первой и последней ячеек памяти, третьи входы девятых элементов И-НЕ первой и последней ячеекпамяти являются первыми входами ука 4занных ячеек. На чертеже изображена функциональная схема предложенного устройства.Устройство содержит элементы НЕ 1 и 2 первой и второй групп, основной элемент И-НЕ 3, ячейки 4 памя, ти, каждая из которых состоит из 2 О элементов НЕ 5 и б, элементов И-НЕ7-14, триггера 15. Кроме того, регистр содержит элементы 16 развязки, шины 17-20 управления, элементы И-НЕ 21 и 22 первой и последней ячеек 4 памяти.Регистр функционирует следующимобразом,При приеме информации, параллель-ным кодом она поступает на входвыход регистра и через элементы 16развязки или на элементы 5, б и 7и шину 17 управления или элементы5 8 и 11 в соответствии со значеР1 Фнием сигнала фРеверси далее на0-входы триггеров 15. При выдачеинформации параллельным кодом содер.жимое триггеров 15 поступает с пря-,мых выходов через элементы И-НЕ 12и 14 или с инверсных выходов черезэлементы И-НЕ 13 и 14 в соответст 40 вии со значением сигнала Реверсфчерез элементы разрядки на выходырегистра. При сдвиге вправо содержимое триггеров. 15 старших разрядовчерез элементы И-НЕ 10 и 11 при45 наличии сигнала 1 Сдвиг в единичномзначении сигнала фРеверсф передается на С-входы соседних триггеров15 младших разрядов. При этом навход триггера 15 самого старшего5 О разряда поступает информация с соответствующего входа - выхода, а спрямого выхода триггера 15 младшего разряда через элементы И-НЕ 21и 14 и элемент развязки 16 содержимое поступает на выход младшего разряда. При внешнем соединении выходов младшего и старшего разрядовпроисходит кольцевой сдвиг содер,жимого регистра вправо. При изменении значения сигиала Реверсф на6 О .нулевой сдвиг происходит в обратном,направлении через элементы И-НЕ 9и 22, а элементы И-НЕ 10 и 21 закрыты. Прием и выдача информациипоследовательным кодом, начиная со старших или начиная с младших разрядов, в соответствии со значением сигнала фРеверс 1, без инверсии осуществляется по сигналам Сдвиг. Количествр сигналов Сдвиг должно равняться количеству разрядов кода. Как при приеме информации, так и при сдвиге на входы с триггеров 15 поступает управляющий сигнал с элемента И-НЕ 3, передающего сигналы "Прием" или,"Сдвигф.Импульсные сигналы Прием, Сдвигф и Выдача должны поступать в различные моменты времени. Одновременное поступление хотя бы двух из них в любой комбинации на один и тот же регистр недопустимо.оЗначение сигнала1 Реверс определяется направлением сдвига и необходимостью инверсии.Применение предложенного устройства для согласования различных устройств ЭВМ и построения накопителей позволяет унифицировать связи устройства и управление ими. Универсальные регистры можно с успехом применять как в ЭВМ параллельного действия, так и в ЭВМ последовательного действия.Обработка технологического про" цесса изготовления регистра с учетом применения его в качестве унифицированного узла позволяет не только повысить надежность ЭВМ, но и снизить стоимость изготовления и эксплуатации ЭВМ.Выполняемые регистром функции, возможности закольцовки, последовательного соединения регистров, подключения нескольких регистров к.общим разрядным шинам, количество разрядов регистра и возможность из. готовления его в стандартном четырнадцатиконтактном корпусе являются основанием для применения универсального регистра в качествеунифицированного узла современных ЭВМ.Формула изобретения.1. Регистр, содержащий ячейки памяти и шины управления, о т л ич а ю щ и й с я тем, что, с целью расширения области применения регист ра за счет последовательного ввода и вывода информации и повышения его надежности, в него введены первая и вторая группы элементов НЕ, элемент И-НЕ и элементы развязки, например диоды, анод каждого из которых является одним из входов - выходов регистра и соединен с первым входом каждой ячейки памяти, входы элементов НЕ первой группы соединены с шинами управления, выходы элемеитов НЕ первой группы соединены с входами элементов НЕ второй груп 5 10 15 20 25 30 35 40 45 50 55 60 65 пы, выходы первого и второго элемен. тов НЕ первой группы элементов НЕ. соединены с входами элемента И-НЕ, выход которого соединен с вторым входом каждой ячейки памяти, выход каждого элемента НЕ, кроме первого, предпоследнего и последнего, второй группы элементов НЕ соединен с третьим входом каждой, кроме первой, ячейки памяти, четвертый и пятый входы которой соединены соответственно с выходами первого и предпоследнего элементов НЕ второй группы элементов НЕ, шестой вход каж. дой ячейки памяти соединен с выходом последнего элемента НЕ второй группы элементов НЕ, седьмой вход каждой ячейки памяти соединен с выходом предпоследнего элемента НЕ первой группы элементов НЕ, восьмой вход каждой ячейки соединен с первым выходом последующей ячейки памяти, первый выход каждой ячейки памяти соединен с одним из входов последующей ячейки памяти, второй выход каждой ячейки памяти соединен с анодом соответствующего диода, третий вход первой ячейки памяти соединен с выходом последнего элемента НЕ второй группы элементов НЕ..2. Регистр по п.1, о т л и ч а ющ и й с я тем, что в нем каждая ячейка памяти, кроме первой и последней, содержит триггер, первый и второй элементы НЕ, восемь элементов И-НЕ, выход восьмого элемента И-.НЕ является вторым выходом ячейки памяти, входы восьмого элемента И-НЕ соединены с выходами шестого и седьмого элементов И-НЕ, первые входы которых соединены с выходами триггера, вторые входы шестого и седьмого элементов И-НЕ являются шестым входом ячейки памяти, третьи входы шестого и седьмого элементов И-НЕ являются соответственно пятым и шестым входами ячейки памяти, первый выход триггера является первым выходом ячейки памяти, первый вход триггера является вторым входом ячейки памяти, второй вход триггера соединен с .выходом пятого элемента И-НЕ, входы кото-рого соединены с выходами .первого, второго, третьего и четвертого элементов И-НЕ, первые входы первого и второго элементов И-НЕ являются третьим входом ячейки памяти, вторые входы первого и второго элементов И-НЕ соединены соответственно с выходами первого и второго элемен. тов НЕ, третий вход первого элемента И-НЕ и первый вход четвертого элемента И-НЕ являются пятым входом ячейки памяти, третий вход второго, элемента И-НЕ и первый вход четверХрго элемента И-НЕ являются седьмым959162 0 . Тираж 622 Подписно ВНИИПИ Заказ 7 Филиал ППП "Патент", г.ужгород, ул.Проектная,4 входом ячейки памяти,. вторые входытретьегО и четвертого элементов И-НЕ являются четвертым входом ячейки памяти, третий вход четвертого элемента И-НЕ является восьмым входом ячейки памяти, третий вход третьего элемента И-НЕ соединен с первым выходом триггера, вход второго элемента НЕ соединен с выходом первого элемента НЕ,вход которого является первым входом ячейки памяти, 103. Регистр по п.2, о т л и ч а ющ и й с я тем, что первая и последняя ячейки памяти содержат девятые элементы И-НЕ, выходы которых соединены соответственно с третьими 15 входами восьмью. элементов И-НЕ, пер. вые входы девятых элементов И-НЕ соединены соответственно с первымивыходамн триггеров, вторые и третьивходы девятых элементов И-НЕ являютсяседьмым и пятым входами первой и последней ячеек памяти, третьи входыдевятых элементов И-НЕ первой и по"следней ячейки памяти являются йервыми входами указанных ячеек. Источники информации,принятые во внимание при экспертизе1. Букреев И.Н, идр.Микроэлектрон-ные схемы цифровых устройств. М.,фСоветское радио, 1975.2. Каган Б.М. и др. ЦиФровые вы-.числительные машины и системы. М.,Энергия ф, 1973, с.198-200, рис.З 56 (прототип).