Параллельный асинхронный регистр на мдп-транзисторах

)5 О 11 С 19/00 ИСАНИ РЕТЕ Я ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Ленинградский электротехнический институт им. В,И. Ульянова (Ленина)(56) Авторское свидетельство СССР М 583480, кл. 6 11 С 19/00, 1977.Авторское свидетельство СССР М 1354249, кл. 6 11 С 19/00, 1986.(54) ПАРАЛЛЕЛЬНЫЙ АСИНХРОННЫЙ РЕГИСТР НА МДП-ТРАНЗИСТОРАХ(57) Изобретение относится к вычислительной технике и может быть использовано в асинхронных устройствах хранения информации. С целью упрощения параллельного асинхронного регистра, содержащего ячейки памяти 1 - 3, состоящие из элемента ИЛИ - И - НЕ 5 и логического элемента 6, выполненного на нагрузочном 7 и ключевых 8 - 10 МДП-транзисторах, и управляющий триггер 12, состоящий из инвертора 13 и элемента И - ИЛИ- Н Е 14, в логический элемент 6 каждой ячейки памяти введен четвертый ключевой транзистор 11, управляющий вход 15 регистра соединен с входом первой группы элемента 5 и с затвором транзистора 11 ячеек памяти 1 - 3, сток которого соединен с истоком транзистора 8, затвор которого соединен с выходом элемента 5 и входом триггера 12, а сток - с истоком нагрузочного транзистора 7, выходом второй группы элемента 5 и другим входом триггера 12, выходы которого соединены с управляющим а выходом 19 регистра и первым входом третьей группы элемента 5 и затворами транзисторов 9 и 10 элемента 6 ячеек памяти 1 - 3, информационные входы 16 - 18, которых соединены со вторым входом Я третьей группы элемента 5 и истоком транзистора 10 элемента 6 этих ячеек памяти.1 ил510 п 5 Изобретение относится к вычислительной технике и может быть использовано васинхронных устройствах хранения информации.Цель изобретения - упрощение регистра,На чертеже приведена схема регистра.Регистр содержит ячейки 1 - 3 памяти,шину нулевого потенциала. Каждая ячейкапамяти состоит из элемента ИЛИ-И - НЕ, 5 и логического элемента бвыполненно го ка кагрузочном 7 и первом 8, втором9, третьем 10 и четвертом 11 ключевыхМДП-транзисторах, управляющий триггер, 12, состоящий из инвертора 13 и элементаИ - ИЛИ - НЕ 14. На чертеже показаны такжевход 15 разрешения записи, информационные входы 16 - 18, выхоц 19 индикациизаписи,.информационные выходы 20 - 22,шина 23 питания, Вход 15 и выход 19 являются управляющими,Регистр работает следующим образом.В исходном состоянии на управляющемвходе 15 регистра имеется значение "0", врезультате чего на выходах элементов 5 и 6всех ячеек 1 - 3 памяти имеются значения"1", на выходе элемента 14 управляющеготриггера 12 - значение "0", а на выходеинвертора "13, т.е. на управляющем выходе19 регистра - значение "1".После того как на информационных входах 16 - 18 ячеек 1 - 3 памяти установленызначения разрядов записываемого кода, науправляющий вход 15 регистра подаетсязначение "1", разрешающее запись кода врегистр. При этом, если на каком-либо изикрормациснкых входов 16 - 18 имеетсязначение "1", то на вь,ходе элемента 5 соответствующей из ячеек 1-3 памяти появитсязначение "0", а на выходе ее элемента 5сохранится значение "1", если на данкоминформационном входе имеется значение,"0", то на выходе элемента 5 этой ячейкипамяти сохранится значение "1", а на выходе ее элемента 6 появится значение "0".Когда значения на выходах элементов 5 и 6станут противоположными у всех ячеек 1 -3 памяти, т.е. после того как вс все ячеики 1- 3 памяти регистра запишутся разряды кода, на выходе элемента 14 управляющего"отсечет" ячейки 1 - 3 памяти от информационных входов 16 - 18, а затем на выходеинвертора 13 управляющего триггера 12,т.е. На управляющем выходе 19 регистра -значение "0", что свидетельствует о завершении процесса записи в регистр.Сразу после этОГО мсжнО начать изме"некие значений на информационных входах16 - 18 регистра, подготавливая разряды нового кода для записи. При этом, поскольку ка затворы транзисторов 10 элементов 6 ячеек памяти 1 - 3 поступают значения "0" с управляющего выхода 19 регистра, эти транзисторы закрыты и не препятствуют изменению значений на информационных входах 16 - 18 ячеек 1 - 3 памяти (не пропускают на эти входы потенциал шины 23 регистра, к которой через открытые транзисторы 9 этих элементов подключены стоки транзисторов 10),Перед тем как осуществить очереднуюзапись разрядов кода в регистр необходимопривести его в исходное состояние, для чего на управляющий вход 15 регистра подается значение "0". В результате на выходах элементов 5 и 6 всех ячеек "; - 3 памяти появятся значения "1", после чего сначала ка выходе элемента 14 управляющего триггера 12 появится значение "0", которое снимет "отсечку" ячеек 1 - 3 памяти от информационных входов 16 - 18 (в частностизакроет транзисторы 9 элементов 6 этих ячеек памяти, что отключит стоки транзисторов 10 этихэлементов ст шик 23 регистра), а затем на выходе инвертора 13 управляющего триггера 12, т,е, на управляющем выходе 19 регистра - значение "1", свидетельствующее сзавершении перехода регистра в исходное состояние,В предлагаемом регистре, так же, как и в известном, при управлении процессом записи информации в регистр и его возвратом в исходное состояние с помощью сигнала на управляющем выходе 19 регистра устраняется влияние разброса задержек элементов последнего на его работу,Оценивая сложность параллельногс асинхронного регистра числом МОП транзи- сторов, необходимых для его реализации,получают (14 п + 4), где и - число ячеек памяти регистра. В извес гном регистре эта величина составляет (16 п+ 17), т,е, имее местоупрощение регистра для любого иЦикл работы составляет бт, где г - задержка одного элемента регистра,Ф ормула и э о бр ете н и я Параллельный асинхронный регистр на МДП-транзисторах, содержащий и ячеек памяти, каждая из которых состоит из элемента ИЛИ-И-НЕ и логического элемента, выполненного на нагрузочном и трех ключевых, ранэисторах, причем сток нагрузочногс транзистОра соединен с шиной питания регистра, а исток - со стоком первого ключевогс транзистора и с входом первой группы элемента ИЛИ - И - НЕ. и является соответствующим информационным выходом регистра, затвор первого ключевого транзистора СОединек с выходом элемента1615807 Составитель А, ДерюгинРедактор Л. Зайцева Техред М,Моргентал Корректор В. Гирняк Заказ 3992 Тираж 487 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 ИЛИ-И - НЕ, вход второй группы которого является входом разрешения записи регистра, а первый вход третьей группы соединен с затвором второго ключевого транзистора логического элемента данной ячейки памяти и является соответствующим информационным входом регистра, исток второго ключевого транзистора логического элемента соединен с шиной нулевого потенциала регистра, а сток - со стоком третьего ключевого транзистора логического элемента данной ячейки памяти, и управляющий триггер, состоящий из элемента И-ИЛИ-НЕ и инвертора, вход которого соединен с выходом элемента И-ИЛИ-НЕ, а выход - с первыми входами и групп элемента И-ИЛИ-НЕ, вторые и третьи входы которых соединены со стоками и затворами первых ключевых транзисторов логических элементов соответствующих ячеек памяти и с входами(и + 1)-й группы элемента И - ИЛИ-НЕ управляющего триггера, о т л и ч а ю щ и йс я тем, что, с целью упрощения регистра, логический элемент каждой ячейки памя ти содержит четвертый ключевой транзистор, исток и сток которого соединены соответственно со стоком третьего и истоком первого ключевых транзисторов данного логического элемента, а затвор - 10 с входом второй группы элемента ИЛИ - И- НЕ данной ячейки памяти, первый вход третьей группы которого соединен с истоком третьего ключевого транзистора логического элемента данной ячейки памяти, 15 затвор которого соединен с выходом йнвертора управляющего триггера и является выходом индикации записи регистра, а вход инвертора управляющего триггера соединен с вторыми входами третьей груп пы элементов ИЛИ - И- НЕ каждой ячейкипамяти.