Цифрочастотный интегратор

(56) М 1 ычисли, с,е 4 ТОТНЫЙ ИНТЕГРАТОР е относится к вычислительционно-измерительной техк системе автоматического ожет найти применение в ого программного управлеизмерительных и вычисли- ствах. Цель изобретения. -(54) (57) ИФРОЧАСобретениинформаа именноения, и мах числовтакже вх устрой нике упра сист ния, тель 4629510/24-2402.01.8923.11.90. Бюл, М 43Специальное конструкторскческое бюро "Модуль" Винтехнического институтаповышение достоверности интегрирования. Цифровой интегратор содержит регистр 1 управляющего кода, элемент И 2, первый блок 3 формирования последовательности импульсов, первый счетчик 4, второй блок 5 формирования последовательности импульсов, элемент 6 задержки, счетчик 7, одно- вибратор 8 и О-триггер 9, По значению управляющего кода, представленного в минимальной форме и хранящегося в регистре управляющего кода, блоками 3 и 5 формируются две эквивалентные по числу импульсов за цикл интегрирования последовательности, поступающие соответственно на суммирующий и вычитающий входы счетчика 7. й Нулевое состояние второго счетчика 7, фиксируемое по окончании цикла интегрирования триггером 9,.указывает о правильности интегрирования. При наличии недопустимых ситуаций в формировании частотно-импульсных последовательностей на выходах 10 и 18 осуществляется установка триггера в единичное состояние, 1 ил.Изобретение относится к вычислительной и информационно-измерительной технике, а именно к системам автоматического управления, и может найти применение в системах числового программного управления, а также в измерительных и вычислительных устройствах,Целью изобретения является повышение достоверности интегрирования;На чертеже представлена структурная схема предлагаемого интегратора,Цифрочастотный интегратор содержит регистр 1 управляющего кода, элемент И 2, первый блок 3 формирования последовательности импульсов, первый счетчик 4, второй блок 5 формирования последовательности импульсов, элемент 6 задержки, второй счетчик 7, одновибратор 8, О-триггер 9, входы 10 - 14, выходы 15 - 18. В интеграторе разрядность блоков определяется разрядностью и регистра 1 управляющего кода и имеет следующие значения; счетчик 4 - (и+1), блок 3 формирования последовательности импульсов - и, блок 5 формирования последовательности импул ьсов - 2(п)+1,Повышение достоверности интегрирования достигается за счет формирования двух эквивалентных по численности за цикл интегрирования последовательности. Отличие от нуля разности этих последовательностей показывает на наличие ошибки.Интегратор работает следующим образом,По включении питания на входе 13 и при наличии сигнала на входе 14 начальной установки интегратора вырабатывается импульс отрицательной полярности, под воздействием которого счетчики 4 и 7 и О- триггер 9 устанавливаются в состояние логического "0". На вход 10 интегратора от внешнего устройства поступает значение управляющего кода в минимальной форме; которое записывается в регистр 1 при поступлении активного уровня сигнала записи на вход 12. На вход 11 интегратора поступает опорная импульсная последовательность, под возделствием которой на импульсных выходах счетчика 4 формируются импульсы, числа которых за цикл пересчета счетчика 4 равны весам фибоначчиевой системы счисления. Частотные потоки с выхода первого фибоначчиевого счетчика 4 отбираются блоком 3 и суммируются. Отбор импульсов блоками 3 и 5 производится с различных разрядов первого счетчика 4, при этом формируются две эквивалентные по числу импульсов последовательности, 10 сти с выходов блоков 3 и 5 эквивалентны по 40 45 50 55 15 20 25 30 35 Контроль работы интегратора осуществляется следующим образом.Импульсы с выхода блока 3 формирования последовательности импульсов поступают на суммирующий вход счетчика 7, а импульсы с выхода блока 5 формирования последовательности импульсов - на вычитающий вход счетчика 7,Поскольку частотные последовательночислу импульсов, то по окончании цикла интегрирования состояние счетчика 7 при правильной работе интегратора должно быть нулевым.Состояние счетчика 7 по окончании цикла интегрирования фиксируется триггером 9. Для этого вход переполнения счетчика 7 подключен к О-входу триггера 9, а управляющий С-вход триггера 9 - к выходу переполнения счетчика 4 и выходу 17 интегратора.При правильной работе интегратора по окончании цикла интегрирования на выходе переполнения счетчика 7 появляется уровень логического "0", указывающий на нулевое состояние счетчика 7. Активным уровнем сигнала переполнения счетчика 4, возникающего при окончании цикла интегрирования,значение сигнала переполнения счетчика 7 фиксируется в триггере 9.Логическая "1" на выходе 16 сигнализирует о неправильной работе интегратора,Счетчик 7, элемент б задержки, одно- вибратор 8, 0-триггер 9 образуют узел контроля интегрирования. Элемент б задержки предназначен для временного сдвига импульсной последовательности с выхода блока 3, За счет этого обеспечивется последовательное, один за другим поступление кодов с блоков 3 и 5 формирования последовательности импульсов на суммирующий и вычитающий входы счетчика 7 при их одновременной выдаче. Если на счетчик 7 подано различное число импульсов от блоков 3 и 5, одновибратор 8 вырабатывает импульс отрицательной полярности, который устанавливает триггер 9 в единичное состояние, Это сигнализирует о наличии ошибки. Формула изобретения Цифрочастотный интегратор, содержа.щий два счетчика и первый блок формирования последовательности импульсов выход которого соединен с первым выходом интегратора, отл ича ю щийс я тем, что, с целью повышения достоверности интегрирования, в него дополнительно введены регистр управляющего кода, элемент И, второй блок формирования последовательности импульсов, одновибратор, элемент1608708 Составитель А; Тимофеев чар КНТ СССР 113035, Москва, Ж, Раушская наб., Производственно-издательский комбинат. "Патент", г, Ужгород, ул,Гагарина, 1 ржки и О-триггер, О-вход которого подчен к выходу переполнения второго чика, а С-вход О-триггера подключен к оду переноса первого счетчика и выходуца интегрирования интегратора, В-вход 5 иггера соединен с установочными вхои первого и второго счетчиков и с выхоэлемента И; первый и второй входы рого являются первым и вторым входаачальной установки интегратора, вход 10 си управляющего кода которого соедис управляющим входом регистра управ- щего кода, выход 1-го (1 = 1 п, где и - чество разрядов входного кода разряда рого соединен с 1-м разрядом первой 15 пы входов первого логического блока и и 21-1)-м разрядами, кроме последнего, ов первой группы второго блока форминия последовательности, импульсов, а д разряда регистра соединен с послед разрядом первой группы входов второлока формирования последовательности зад кл сче вы кон О-т да до кот ми зап не ля кол кот гру 21- вхо ров вы ниг го импульсов, входы (2 Н)-го и 21-го разрядов -: второй группы входов которого, кроме п-го, соединены с+1 выходами первого счетчика, 1-й выход которого, кроме п-го, соединен с 1-м входом второй группы входов первого блока формирования последовательности импульсов, выход которого соединен с суммирующим входом второго счетчика, вычитающий вход которого соединен с вторым выходом интегратора и выходом элемента задержки, вход которого соединен с выходом второго блока формирования последовательности импульсов, Я-вход О-триггера соединен с выходом одновибратора, вход которого соединен с выходом второго счетчика, счетный вход первого счетчика соединен с входом синхронизации устройства, а вход записи регистра управляющего кода - с информаионным входом интегратора, вход и-го разряда второй группы входов второго логического блока соединен с выходом и-го разряда первого счетчика.