Устройство для задержки импульсов

СОЮЗ СОИЕТСИИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 51) Н 03 К 5/13 состав счет введени гается во СССР1981.СССР1986. е свидетельс 03 К 5/1 свидетельств Н 03 К 5/1менныхмыми им малых вр адерживаечем Ф 1 нирование и споль(57) Изобрет вано в вычис ие может бытьтельной техникзобретения - увыходного сиги интервалахпульс авремяКС-цепи 3,ксированно1 язадающди автоми, меньни восстановл иатике. Цель и ие искаженийноя в е ла - досГОСУДАРСТВЕННЫЙ ИОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯРИ ГКНТ СССР(56) ФвторскУ 1046924, клАвторскоеВ 1348988, кл 4) УСТРОЙСТВО ДЛЯ ЗАДЕРЖКИ ИИПУВ устройства инвгртора 5, дополнительного Т-триггера б, элемента 7,неравнозначности и новых связей. Кроме того, в состав устройства входят вход ной логический элемент 1, Т в тригг 2, времязадающая КС-цепь 3, триггер Шмидта 4. Введенные отличия исключают появление импульсов помех на выходе устройства, так как Фронты импуль; сов на входах элемента 7 неразнозсти разнесены во времени, Устно обеспечивает надежное ФункИзобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и автоматики.Цель изобретения - устранение ис-кажений выходного сигнала.Указанная цель достигается тем,что в устройство введены оследовательно соединенные инвертор, дополнительный Т-триггер и элемент неравнозначности,На фиг . 1 изображена структурнаясхема устройства; на фиг. 2 - временные диаграммы на выходах его элементов.Устройство содержит последовательно соединенные входной логическийэлемент 1, Т-триггер 2, времязадающую КС-цепь 3, триггер Шмидта 4,причем входы входного логическогоэемента 1 являются входами устройства, и последовательно соединенныеинвертор 5, дополнительный Т-триггер6 и элемент 7 неравнозначности, приэтом вход инвертора 5 соединен с выходом входного логического элемента1, второй вход элемента 7 неравнозначности соединен с выходом триггера Шмидта 4, а выход элемента 7 неравнозначности является выходом устройства.Устройство работает следующим образом.Допустим, в начальный момент времени Т-триггер 2 и дополнительный Т- триггер 6 находятся в состоянии логического нуля. В момент времени с (фиг, 2) на выходе входного логического элемента 1 происходит перепад сигнала из состояния логического нуля в состояние логической единицы. Этот перепад поступает на вход Т- триггера 2 и через инвертор 5 в виде перепада иэ логической единицы в логический нуль на вход дополнительного Т-триггера 6. Т-триггер 2 переключается в состояние логической единицы с задержкой,Ь в то время как состояние дополнительного Т-триггера 6 остается неизменным. Сигнал с выхода Т-триггера 2 задерживается. времязадающе КС-цепью 3 (время от й + Ь до )Триггер Шмидта 4 восстанавливает прямоугольную форму сигнала и исключает возможность дребезга в момент й. Элемент 7 неразнозначности выявляет несовпадение сигналов на своих входах и с задержкой Ь С уста 45 50 55 10 520 25 3035 навливает на своем выходе напряжение логической единицы, Таким обра зом, передний фронт сигнала на выходе устройства оказывается задержанным относительно переднего фронта на выходе входного логического элемента на время, определяемое в основном постоянной времени времязадающей КС-цепи 3.В момент времени с на выходе входного логического элемента 1 про исходит перепад сигнала из состояния логической единицы в состояние логического нуля. Этот перепад поступает на вход Т-триггера 2 и через инвертор 5 с задержкой Ь 1 з, в виде перепада из логического нуля в логическую единицу на вход дополпительного Т-триггера 6. ДополнительныйТ-триггер Ь переключается.в состояниелогической единицы с задержкой ЬТ зв то время как состояние Т-триггера2 остается неизменным.Начиная с момента . + Ь., ++ Ь С сигналы на входах элемента7 неравнозначности имеют одинаковыйуровень, поэтому начиная с моментасз+ ЬСз, + Ьй + ЬС на выходеустройства устанавливается уровеньлогического нуля. Таким образом, задержка заднего фронта сигнала на выходе; устройства относительно заднего фронта сигнала на выходе входного логического элемента 1 определяется только внутренними задержками элементов схемы.Если первоначально Т-триггер 2 и дополнительный .Т-триггер 6 находятся,в состоянии логической ециницы, то схема работает аналогично (период времени От 1 д до Сд) только кон денсатор вреязадающе КС-цепи при этом не заряжается, а разряжается.Так как фронты сигналов на входах элемента 7 неравнозначности разнесены по времени благодаря применению инвертора 5 и дополнительного Т-триг- гера 6, то появление импульсов помехи исключено.Усроство обеспечивает надежное функционирование и при малых временных интервалах между задерживаемыми импульсами, несмотря на наличие фиксированного времени восстановления времязадающей цепи. Формула и з обр етенияУстройство для задержки импульсов, содержащее последовательно соединенСоставитель Л.Очеретяный Техред,И,дидык Корректор О.Ципле ктор А. Тираж 663венного комитета по изобретени 113035, москва, Ж, Раушская Заказ 1791ВНИИПИ Госу Подписноеоткрытиям при ГКНТ Сд. 4/5 зводственно-издательский комбинат "Патент", г. Ужгоро гарина, 10 5 15 ные входной логический элемент, Т- триггер, времяэадающую КС-цепь, триггер Шмидта, причем входы входного логического элемента являются входами устройства, о т л и ч а ю щ е - е с я тем, что, с целью устраненияискажений выходного сигнала, в него введены последовательно соединенные 75296 6инвер тор, дополнительный Т-триггео и элемент неравнозначности, причем вход инвертора соединен с выходом входного логического элемента, второй вход элемента неравнозначности соеди-.нен с выходом триггера Шмидта, а выход элемента неравнозначности является выходом устройства.