Преобразователь форматов чисел

Ч: (ш - Т,) (лос 1 ш) Т, =. Ч (шосТ ш) Окончательное Я -ичное значениемантиссы А получается разбивкойДвоичного представлЬния мантиссы Ана группы по ш Я, -ичных разрядов,50 Преобразователь работает следующим образом,По входам 1, 11, 9 и 8 на устройСтво подаются порядок Ч числа с плавающей .запятой, величина ш, называемая коэФфициентом увеличения осИзобретение относится к вычислительной технике и может быть использовано при построении преобразоватеЛей чисел с плавающей запятой.Цель изобретения - расширение клас.Са решаемых задач за счет обеспечеНия преобразования чисел с плавающейЗапятой в системы с различнымибольшими основаниями.10На чертеже приведена блок-схемаредлагаемого преобразователя.Преобразователь содержит сумматорпорядка, вход 2 порядка преобразователя, вычитатель 3 по модулю, блокделения, сумматор 5 по модулю,коммутатор-сдвигатель 6, выход 7антиссы преобразователя, вход 8 маниссы преобразователя, вход 9 логиеского нуля преобразователя, выход10 порядка преобразователя и вход 11оэффициента увеличения основанияреобразователя.Вычитатель.3 по модулю в совокупг 1 ости с сумматором 5 по модулю обра1 уют формирователь 12 дополнительног 1 е кода.В основу работы предлагаемого устройства положено следующее.Пусть число в позиционной систеМе счисления с основанием 8 в форме;.% с плавающей запятой вида А = А," 8, г 1 ребуется перевести в представление о плавающей запятой с основанйем 8 дида А = А Яф, где 81, 8 - основания систем счисления; с 1 - Б -ичый порядок числа А; А- 8-ичнаяантисса числа А, Ч - 8-ичный порядок числа А", А - 8-ичная мантисс 1 а числа А.й 40Положим 8 = 8, (я = 2,3,ве) э Три сделанных допущениях можно запис,ать нования, константа нуль и 8 -ичная мантисса А . На сумматоре 5 по модулю вычисляется величина Т,=Ч(щось ш), которая поступает на вход вычитателя 3 по модулю, где вычисляется величина Ч ь (ш - Т.) (шос 1 и). Вели-. чина Ч с выхода вычитателя 3 по.моду.- лю поступает на вход сумматора 1 поРЯдка, где вычислЯетсЯ сУмма Чч+Ч, поступающая на вход блока 4 деления, вычисляющего величинуЧ = (Ч + + Ч)/ш, которая поступает на выход 10 преобразователя. Одновременно величина Ч с выхода вычитателя 2 по модулю поступает науправляющий вход коммутатора-сдвигателя б,ыполняющего операцию сдвига мантиссы числа на Ч 8-ичных разрядов вправо, т,е. вычисляется А = А Я.В таблице для 8, = 16 и различных значений 8 представлены выражения для вычисления величин Чи А, полученных из выражений (1).Из таблицы следует, что при Я2 и 8 = 2 или 2 , т е. приВ 46ш = 2 . блок 4 деления может быть выполнен как сдвиговый регистр, сдвигающий значение Ч + Ч на К двоичных разрядов вправо.Для Я = 2 из (1),.после подста 2.новки Оч = 4 и О= МЧполучим Т, Е (шосТМ), Ч = (М - Т.) (аосМ), и алгоритм (1) принимает вид4 Ч+ Ч--- А А, 2гОтсюда следует, что блок 4 деления 1 и в этом случае может быть выполнен как сдвиговый регистр, сдвигающий двоичный код величины 4 Ч, + Ч вправо на М двоичных разрядов. Коммутатор-сдвигатель 6 в этом случае выполняется как двоичный сдвиговый регистр сдвигающий мантиссу А. вправо ца разрядов, Окончательное Я -ичное значение мантиссы А получается разбивкой двоичного представления А на группы по М двоичных разрядов.Формула изобретенияПреОбразователь форматов чисел, содержащий сумматор порядка, блок деления, формирователь дополнительного кода и коммутатор-сдвигатель, информационные входы и выходы которого соответственно являются входами и выходами мантиссы преобразователя,5 1543550 6входы характеристики которого соеди- личными большими основаниями, в нем иены с первыми входами сумматора Формирователь дополнительного кода порядка и входами характеристики фор- содержит сумматор по модулю и вычимирователя дополнительного кода, . татель по модулю, вход вычитаемого5выходы которого соединены с управ- которого соединен с выходом сумматоляющими входами коммутатора-сдвигате- ра по модулю, первый вход которого ля и с вторыми входами сумматора соединен с входом логического нуля порядка, выходы которого соединены преобразователя, вход коэАФициента с входами делимого блока деления, 10 увеличения основания которого соедивыходы которого являются выходами по- , нен с входом уменьшаемого вычитате-рядка преобразователя, о т л и ч а - ля по модулю, входом делителя блока ю щ и й с я тем, что, с целью рас- деления и вторым входом сумматора ширения класса решаемых задач за по модулю, третий выход которого явсчет обеспечения преобразования чисел 15 ляется входом Формирователя дополнис плавающей запятой в системы с раз- тельного кода.Составитель М.АршавскийТехред М,Ходанич Корректор В, Кабаций Редактор А,Огар Заказ 408 Тираж 656 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж 35, Раушская наб., д. 4/5 Производственио-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101 о,/г, (ц + о,/3, (с 1 + (ч, + и,/4, (ц, + И + (ч, + А= А 1)/, А А А, 2) /3, А 1)/3, А А= А, 3)/4, А 2)/4, А 1)/4, А