Полупроводниковое оперативное запоминающее устройство

) (и 4 С 11 С 11/40 ГОСУДФРСТВЕННЫЙ НОМИТЕТПО ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИ САНИ К АВТОРСКОМУ БР ИЯ ВИДЕТЕЛЬСТВ 88/24-24.89. Бюл. ВБрагин, А.Иевский2766(088.8Лоцгпа 1 оГ1979, И 5,ько В.Е., Лкение инфорвых запомни 47 Сегал Яо 1 Ы р. 870.осев В.Вмации вающих усязь, 198 На- олу- ройстс.65 адно и с 54) ПОЛУПРО АПОМИНАЮЩЕЕ(57) Изобретение относится к вычислительной технике, С целью повышения надеаности в полупроводниковоеоперативное запоминающее устройствовведена одна резервная строка элементов памяти на группу основныхстрок элементов памяти накопителя.При этом накопитель мошет быть разбит на произвольное число группстрок. При замыкании адресной шиныодной из строк накопителя на подлоку происходит автоматическая блокировка дефектной строки и замена еерезервной. Для этого в устройствовведены элементы НЕ 3, 4, элементыИЛИ-НЕ 5 и элементы ИЛИ 6. 1 ил.Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств.5Целью изобретения является повышение надежности устройства за счет сокращения времени замены дефектной строки на резервную.На чертеже изображена схема уст О ройства.Полупроводниковое оперативное запоминающее устройство содержит дешифратор 1, основные элементы 2 памяти, первые 3 и вторые 4 элементы НЕ,эле менты ИЛИ-НЕ 5, элементы ИЛИ 6, резервные элементы 7 памяти, информационные входы-выходы 8 устройства, адресные входы 9 устройства. Основные и резервные элементы памяти об О разуют строки матрицы, число которых равно п и ш соответственно.Устройство работает следующим образом.На адресных входах 9 устройства 25 устанавливают код адреса, в соответствии с которым возбуждается соответствующий выход дгшифратора 1. Сигнал на выходе дешифратора 1 инвертируется дважды элементами НЕ 3 и 4 и без изменения фазировкп поступает на адресные входы основных элементов 2 памяти, соответствующей строки. Открываются адресные транзисторы в основных элементах 2 памяти, и становятся ,возможными запись в выбранные основ 35 ные элементы 2 памяти информации, установленной на информационных входах- выходах 8 устройства, или считывание информации из них.При возникновении в устройстве дефекта, проявляющегося в виде замыкания адресной шины строки накопителя на подложку в результате пробоя подзатворного диэлектрика одного из ад ресных транзисторов основного элемента 2 памяти, адресная шина всегда имеет -потенциал подложки. Это приводит к невозможности доступа в основные элементы 2 памяти по данному адресу (блокировке .строки), так как адресные транзисторы всех элементов 2 строки закрыты, хотя соответствующий выход дешифратора 1 возбужден. Если соответствующий выход дешифратора 1 возбужден, т.е. на нем сформиро 55 ван сигнал логической "1", то на входе второго элемента НЕ 4 устанавливается сигнал логического "О". Так как адресная шина строки имеет напряжение логического "О" в результате замыкания затвора одного из адресных транзисторов на подложку, то и соответствующий выход второго элемента НЕ4 также имеет уровень напряжения логического "О". В результате на обавыхода соответствующего элемента ИЛИНЕ 5 поступают сигналы логического "О", а на его выходах формируется сигнал логической "1". Этот сигнал поступает на соответствующий вход элемента ИЛИ 6, выход которого возбуждает соответствующую адресную шину строки, подключенную к адресным входам резервных элементов 7 памяти,составляющих резервную строку. Такимобразом, происходит замещение дефектной строки резервной. Вместо основных элементов 2 памяти, подключенных к дефектной адресной шине, для записи, хранения и считывания информации используются резервные элементы 7 памяти,Каждая резервная строка матрицы может заменить любую из п/ш основныхстрок матрицы соответствующей группы.Число резервных строк матрицы определяется требуемым значением среднего времени наработки на отказ устройства и может сои,1 влять 2,34 ,и/2.формула и з о о р е т е н и яПолупроводниковое оперативное запоминающее устройство, содержащее дешифратор и матрицу элементов памяти, причем в каждом столбце матрицы разрядные выводы элементов памяти являются соответствующими информационными входами-выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства за счет сокращения времени заменыдефектной строки матрицы на резервную, устройство содержит п пар последовательно соединенных элементов НЕ,где и - число основных строк матрицы, вход первого элемента НЕ каждой пары соединен с соответствующим выходом дешифратора, а выход второго элемента НЕ - с адресными входами элементов памяти соответствующей основной строки матрицы, п элементов ИЛИ-НЕ, входы которых соединены с выходами элементов НЕ соответствующих пар, иш элементов ИЛИ (ш - число резервныхстрок матрицы, ш = 2,3,4 и/2),Составитель А. ДерюгинТехред М.Дидык Корректор А. Обручар Редактор М. Бланар Заказ 7962/53 Тиран 558 ПодписноеВНИИПИ Государственного комитета по изобретениям и открьггням при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат фПатент", г.уагород, ул. Гагарина, 101 причем входы каздого элемента ИЛИсоединены с выходами соответствующих и/а элементов ИЛИ-НЕ, а выход " 1531164бс адресньвюи входами элементов памятисоответствукияей резервной строки мат-.рицы.