Запоминающее устройство

)4 С 11 С 11/О ГОСУДАРСТВЕННЫЙ НОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТНРЫТПРИ ГКНТ СССР ОПИСАНИЕ ИЗ Н АВТОРСКОМУ СВИДЕТЕ ПЬСТВ-2 Бюл. Р 46 088.8) ектрон М., 19 ые вычисли 9, с, 112.Л.А, Цийроы. М 1975,г ые маш ЕЕ УСТРОЙСТВО(21) 4343394/2 (22) 17.11,87 (46) 15,12.89. (72) А,А,Мельн (53) 681.327.6 (5 Ь) Каган Б.М тельные машинШигин А.Г. вые вычислител с. 10. е относится к вычиске, а именно к запоми нающим устройствам. Цель изобретения - повышение быстродействия устройства за счет возможности одновременной записи и считывания индюрмации. Устройство содержит блоки памяти 1 и 2, регистр числа 3, регистрадреса 4, счетчик 5, коммутаторы 6и 7, триггер 8. В устройство введены второй блок памяти, два коммутатора, счетчик и триггер, что позволяет одновременно записывать информацию в один пз блоков памяти и считывать ранее записанную из другогоблока памяти. 1 ил.Изобретение относится к вычисли"тельной технике и предназначено дляпостроения запоминающих устройств вцифровой вычислительной технике (ЦВИ),1 елью изобретения является повышения быстродействия запоминающего устойства,На чертеже изображена структурнаяхема запоминающего устройства. 10Устройство содержит блоки 1 и 2амяти, регистр 3 числа, регистр 4,цреса, счетчик 5, коммутаторы 6 и 7,риггер 8, вход 9 числа, вход 10,ход 11 адреса, вход 12 записи масивов, вход 13 обращения.Устройство работает следующим обаэом.Пусть в начальный момент временилок 1 памяти работает в режиме счиывания, а блок 2 памяти - в режимеаписи, С приходом нового массива походу 12 в устройство поступает сигнал, сбрасывающий в нулевое состояние счетчик и триггер 8 в противопоожное состояние, сигналы с выходаоторого переключают блоки 1 и 2 памяти соответственно в режимы записисчитывания. По первому сигналу об 1 ащения в регистр 3 числа записыватся поступающее по входу 9 число но ого массива, а в регистр 4 - поступа щий по входу 11 адрес, указывающийомер ячейки блока 1 памяти, в кото 1 ую должно записываться первое число.рес иэ регистра 4 через коммутаторуправляемый инверсным выходом тригера 8, проходит на адресные входы(лока 1 памяти. По следующему сигналу обращения в блок 1 памяти эапи 40дывается первое число нового массиа, в регистр 3 записывается второеисло нового массива, арегистр 4адрес ячейки, куда оно должно быть:аписано. В дальнейшем при каждомфбращении в блок памяти записывается1 исло нового массива, а в регистры 34 4 поступают соответственно последующее число и его адрес. Одновременно из блока 2 памяти считывается50ранее накопленный массив чисел попоследовательным адресам, формируеЙым в счетчике 5 и проходящим через:коммутатор 7, который управляетсясигналом с прямого выхода триггера 8.После записи нового массива в блок55памяти и считывания ранее принятого из блока 2 памяти в устройство поступает следующий массив чисел, сопровождаемый сигналом, поступающимпо входу 12 записи. Этот сигнал сбрасывает счетчик 5 в нулевое состояние,а также переключает триггер 8. Сигналы с триггера 8 устанавливают блок1 памяти в режим считывания, блок 2памяти - в режим записи, подключаютк адресным входам блока 1 памяти выход счетчика 5 через коммутатор 6,а к адресным входам блока 2 памятивыход регистра 4 через коммутатор 7,т.е, блоки 1 и 2 памяти меняются местами, а, в дальнейшем их работа происходит аналогично описанной. формула изобретенияЗапоминающее устройство, содержащее блок памяти, регистр числа, регистр адреса, причем информационные входы регистра числа и регистра адреса являются соответственно информационными и адресными входами устройства, выход регистра числа соединен с информационнйми входами блока памяти, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введен второй блок памяти, счетчик, первый и второй коммутаторы, триггер, причем информационные входы второго блока памяти соединены с соответствующими входами первого блока памяти, входы обращения первого и второго блоков па- мяти объединены и подключены к входам записи регистра числа и регистра адреса, к тактовому входу счетчика и являются входом обращения устройства, выходы первого и второго блоков памяти объединены и являются информационными выходами устройства, адресные входы первого блока памяти соединены с выходами первого коммутатора, первые информационные входы которого соединены с выходами ре-.гистра адреса и первыми информационными входами второго коммутатора, вторые информационные входы первого коммутатора соединены с выходами счетчика и вторыми информационными входами второго коммутатора, выходы которого соединены с адресными входами второго блока памяти, тактовый вход триггера соединен с входом сброса счетчика и является входом записи массивов устройства, прямой выход триггера соединен с входом кода операции первого блока памяти и управляющим входом второго коммутатора, ин 5 529287 6версный выход триггера соединен с памяти и управляющим входом второго входом кода операции второго блока коммутатора.Составитель А.ЕремеевРедактор Е.Копча Техред Л.ОлийныкКорректор С.ЧерниЗаказ 7748/48 Тираж 558 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям прн ГКНТ ССС113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,О 1