Полупроводниковое оперативное запоминающее устройство с коррекцией информации

(51)4 С 11 С 11 40 ОПИСАНИЕ ИЗОБРЕТЕНИЯК А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ1439679 ство содержит накопитель 5 с ячейками 1 памяти информационных разрядови ячейками 2 памяти контрольных разрядов, объединенных в группы, например, по байтам, дешифратор 3 адреса,адресные усилители 4, блоки 10 коррекции, элемент ИЛИ 11, элементы 12и 13 задержки. В процессе записи производится контрольное чтение информации в блоки 10 коррекции и сравнение в них считанной и записанной информации. В случае ошибки информациязаписывается повторно, но в инверсном коде, причем в ячейку 2 контрольного разряда соответствующей группы разрядов накопителя записываетсяи исигнал Лог.1 , а при считывании выполняется инверсия данных, Таким образом исправляются однобитовые )шибки в каждой группе разрядов (байте) накопителя 5. Упрощение устройства достигается путем уменьшения числа адресных усилителей 4 за счет подключения выхода каждого из них к входам ячеек памяти одноименных разрядов разных групп (байтов), 1 ил.1Изобретение относится к вычислительной технике, в частности к ин"тегральным полупроводниковым запоминающим устройствам.Цель изобретения: - упрощение устройства.Па чертеже изображена структурнаясхема предлагаемого устройства,Устройство содержит ячейки 1 памяти информационных разрядов накопителя, ячейки 2 памяти контрольных раз рядов накопителя, дешифратор 3 адреса, адресные усилители 4, накопи.тель 5, информационные входы б и выходы 7, входы разрешения записи 8 ичтения 9, блоки 10 коррекции, эле"мент ИЛИ 11, первый 12 и второй 13элементы задержки,Каждый .блок 10 коррекции содержитблок 14 записи контрольного разряда,20элементы Неравнозначность 15, бло ки 16 считывания информационных разрядов, блок 17 считывания контрольного разряда, элементы Неравнозначность 18, блок 3 9 сравнения, регистры 20 информации, регистры 21 контрольных данных, элемент И 22 иИЛИ 23 и блоки 24 записи информации.Блок 1 9 сравнения содержит элемен"ты Неравнозначность 25 и . И 26.Устройство работает сяедующим об"разом,Сигналы адреса с входов дешифратора 3 поступают на входы усилителей 4и открывают адресные транзисторы выбранных дешифратором 3 ячеек 1 и 2. 2Информационные сигналы с входов 6 через элементы Неравнозначность 18 и задержки 13 подаются на информационные входы-выходы ячеек 1 и 2 и по сигналу разрешения записи, поступающему с выхода элемента ИЛИ 23, осуществляется запись информации в выбранные ячейки 1 и 2 накопителя 5. Информация в ячейки 1 и 2 записывается в прямом коде, так как на вторые входы элементов Неравнозначность 18 подается сигнал "Лог,0" с выхода элемента И 22 (так как на его вход еще не пришел сигнал разрешения записи с выхода 13 задержки). Тот же сигнал с выхода элемента И 22 поступает на вход блока 14 и одновременно с записью информации в ячейки 1 в ячейку 2 записывается сигнал "Лог.0, свидетельствующий о том, что информация в ячейки 1 записана в прямом коде.Затем сигнал разрешения записи,: задержанный. элементом 12 задержки, через элемент ИЛИ 11 подается на входы разрешения считывания регистров 20 и 21, В процессе контрольного считывания информация из выбранных ячеек 1 и 2 считывается в регистры 20 и 21 и поступает на входы соответствующих элементов Неравнозначность 25 блока 19, на другие входы которых подается записываемая информация, Производится поразрядное сравнение записанной и считанной в процессе контрольного считывания информации и, если она совпадает, то на всех выко439679. 5 10 20 25 30 3540 4550 ВНИИПИ Заказ 6085/53 Тираж 5".О Подписное Произв.-полигр, пр-тке, г. Ужгород,. ул. Проектная, 4 дах элементов 25. формируются сигналы Лог,1 , а на выходе блока 19 -сигнал Лог. 0", свидетельс твуюшкйоб отсутствии ошибки в записанной поданному адресу информации. На этомпроцесс записи заканчивается,При этом, на входе элемента И 22появляется сигнал, "Лог.О исигнал разрешения записи с выходаэлемента 13 задержки не проходит наблоки 14 и 24. Если же информация, считанчая из накопителя 5 в процессе контрольного считывания информации, котябы в одном разряде не совпадает с эа"писанной в нее, то на выходе блока 19формируется сигнал ошибки " Лог,1 ",Сигнал разреш ния записи с выходаэлемента 13 задержки через элементИ 22 поступает на входы разрешения. записи блоков 14 и 24 и на вторыевходы элементов Неравнозначность 18,вызывая повторную запись информациив инверсном коде в накопитель 5,При повторной записи в ячейку 2записывается сигнал "Лог.1", свидетельствующий о том, что в ячейкахпо данному адресу хранится информация в инверсном коде,В режиме считывания дешифратор 3через усилители 4 отпирает адресныетранзисторы в соответствующих ячейках 1 и 2 памяти. По сигналу разрешения чтения, приходящему с входа 9через элемент ИЛИ 11 на входы регистров 20 и 21, в последние считывает"ся информация из выбранных ячее., 1и 2 памяти, Сигналы с выхода ячейки 2 поступают в блок 17, а с еговыхода - на вторые входы элементовНеравнозначность 15, на первые входы которых подаются сигналы из регистров 20. Если при записи не формируется сигнал ошибки, нет повторнойзаписи и в ячейке 2 по данному ад, ресу хранится сигнал "Лог.О", то ин"формация из регистров 20 проходитчерез элементы 15 в блоки 16 без инверсии. В противном случае производится инверсия считываемой из ячеек 1информации по данному адресу. Пробой подзатворного диэлектрика одного из адресных транзисторов ячейки 1 или 2 создает двухбитовую ошибку в слове накопителя 5, так как к выходу каждого усилителя 4 подключены входы ячеек 1 или 2 двух разрядов. Однако выбранные ячейки 1 кли 2 принадлежат к разным группам разрядов накопителя 5 и ошибки в них исправляются блоками 10 независимо друг от Друга, как однобитовые.Подключение выхода усилителя 4 к входам нескольких ячеек 1 или 2 приводит к упрощению устройства и уменьпенкю площади кристалла, а умень" шение числа элементов и площади кристалла ведет к увеличению надежностии повышению выхода годных микросхем,формула и э о б р е т е Н к я Полупроводниковое оперативное за-. поминающее устройство с коррекцией информации., содержащее дешкфратор адреса, элемент ИЛИ, первый и второй элементы задерии, группы адресных усилителей, накопитель и блоки коррекции, причем контрольные входы-выходы каждого блока коррекции подключены к информационным выходам-входам разрядов группы накопителя, информационщ 1 е входы к выходы блоков коррекции являются информадионнымк входами к выходами устрой тва, прячем гьервые входы разрешения записи блоков коррекции и вход первого элемента задержки объединены и являются входом разрешения записи устройства, выход первого элемента задержки подключен к входу второго элемента задержки и первому входу элемента ИЛИ, второй вход которого является входом разрешения чтения устройства, выходы элемента ИЛИ соединены с входами разрешенкя чтения блоков коррекции, вторые входы разрешения записи которыхподключень к выходу второго элемента задержки, входы дешифратора адресаявляются адресными входами устройства, каждый выход дешифратора адресасоединен с входами адресных усилителей соответствующей группы, о т л ич а ю щ е е с я тем, что, с цельюупрощения устройства, в нем выходкаждого адресного усилителя группыподключен к адресным входам одноимен 55 ных разрядов групп накопителя.