Запоминающее устройство с резервированием

(191 ( 9 с СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ПИСАНИЕ, ИЗОБРЕТЕН РСНОМУ С 8 895/24-240.868.88. Бюп. В 30Гафаров, Д.Е.Ковалдин,ов и О.А.Титов327.6 (0888)троника, 1981, У 15, с.4США У 4346459,С 8/00, опублик. 1982 .(54) ЗАПОМИНАНМЦЕ ВИРОВАНИЕМ (57) Изобретени тельной технике зовано при пост ковых запоминаю изобретения явл Е УСТРОЙСТВО С РЕЗЕР, (21) 4176относится к вычисли- и может быть испольоении полупроводнищих устройств. Цельюется повышение быстродействия за счет ускоренного сброса сигналов на выходе дешифратораадреса. Поставленная цель достигаетсявведением группы элементов И 11, которые на время смены сигналов на адресном входе 10 устройства блокируютадресный вход резервного накопителя2 и выход дешифратора 4 адреса, наличие у которого входа блокировки позволяет ускоренно сбрасывать сигналына его выходе. Указанные меры позво"ляют уменьшить взаимное перекрытиесигналов на выходах основного 1 и резервного 2 накопителей, что повышаетбыстродействие запоминающего устройства и снижает потребляемую мощность,2 нл.Изобретение относится к вычислительной технике и может быть использовано при построении полупроводниковых запоминающих устройств (ЗУ),Целью изобретения является повышение быстродействия ЗУ за счет ускоренного сброса сигналов на выходедешифратора адреса.На фиг 1 представлена функциональная схема ЗУ с резервированием; нафиг.2 - временные диаграммы его работы.ЗУ с резервированием (Фиг.1) содержит основной 1 и резервный 2 накопители, усилитель 3 записи-считывания, дешифратор 4 адреса, блок 5предзаряда, блок 6 хранения резервныхадресов, блок 7 Формировайия резервньм адресов детектор 8 смены адреса 20группу адресных Формирователей 9,входы 10 адреса устройства, группуэлементов И 11 и информационный вход/выход 12 устройства.Устройство работает следующим об"разом.В режиме обращения при неизменныхадресных сигналах на входах 10 ЗУна выходе адресных формирователей 9 устанавливается адрес, на выходедетектора 8 смены адреса сформированы разрешающий уровень (в данномслучае - высокий логический уровень), Ксли адрес на входах 10 совпадает с адресами, хранимыми в блоке 6 хранения резервных адресов, т.е. при обра щении к резервному накопителю 2, то на соответствующем выходе блока 7 и на выкоде соответствующего элемента И 11 сформированы сигналы, разрешающие выборку элементов памяти из ре зервного накопителя 2 (высокий логический уровень).На выходе равенства блока 7 и на выходе первого элемента И 11 сформированы сигналы, запрещающие работу 45 дешифратора 4 (низкий логический уровень) и выборку из основного накопителя 1, Происходит выбор элементов памяти из резервного накопителя 2.При обращении к основному накопи телю 1 на выходах блока 7 установле ны уровни логических сигналов, запрещающие выборку из резервного накопителя 2 (низкий логический уровень), на выходе равенства блока 7, выходе первого элемента И 11 и на входе блокирования дешифратора 4 сформированы разрешающие сигналы (вь 1 сокий логический уровень)Таким образом происходит выбор элементов памяти из основного накопителя 1, данные из которых поступают на вход усилителей записи - считывания 3 и на информационный вход/выход ЗУ в режиме считывания.Процесс выборки элементов памяти при записи происходит аналогично, данные с входа/выхода данных ЗУ поступают на входы/выходы основного и резервного накопителей и записываются в выбранные элементы памяти.При изменении любого адресного сигнала на входах 10. ЗУ на выходе детектора 8 смены адреса появляется кратковременный импульс смены адреса, имеющий логический уровень, на выхо" дах элементов И 11 формируется уровень сигнала, запрещающий работу дешифратора 4 и выбор элементов памяти из основного и резервного накопителей., независимо от логических уровней сигналов на вторых входах элементов И 11 (фиг,2 д,е) . Таким образом, при смене адресных сигналов на входах ЗУ происходит кратковременный запрет обращения к накопителям, осуществляется быстрый сброс сигналов выборки и сигнала на втором входе дешифратора 4, происходит установка сигналов на адресных входах накопителей, Через определенное время, задаваемое детектором 8 смены адреса (например, через время, равное времени установления сигналов на выходах адресных формирователей 9), на выходе детектора 8 смены адреса устанавливается уровень сигнала, разрешающий выборку элементов памяти, на выходе элементов И 11 формируются сигналы, соответствующие статическому состоянию.Введение дополнительных элементов И 11, управляемых сигналами с выхода детектора 8 смены адреса, позволяет обеспечить быстрый сброс сигналов на втором входе дешифратора 4, на адресных входах накопителей, При этом ускоряется сброс сигналов выборки на адресных входах резервного накопителя и сигнала запрета работы дешифратора, которые определяют быстродействие ЗУ, исключается возможность одновременного подключения к усилителю записи-считывания элементов памяти с различной хранимой информацией, что приводит к повышению быстродействия ЗУ,а4 дресныейоды;)О 8 ааодВепенторасиенысиенмод адреса АдресныеОСНООНОЕОре,)еррооногононокие)е гАдресныеФойе Оснои резервнакопия г Адресные Входа Осн и рЕ)аодн нонолил/драныедхоти Оснодноео и юеоионоки фиг 2 Э 141формула изобретения Запоминающее устройство с резервированием, содеркащее основной и резервный накопители, усилител записи-считывания, дешифратор адреса, блок предзаряда, детектор смены адреса, блок формирования резервных адресов, блок хранения резервных адресов, группу адресных формирователей, входы которых являются адресными входами устройства, выходы адресных формирователей группы соединены с соответствующими разрядами входа детектора смены адреса и с соответствуницими разрядами первого входа блока формирования резервных адресов, разряды второго входа которого соединены с выходами блока хранения резервных адресов, выход детектора смены адреса соединен с входом блока предзаряда, выход которого соединен с информационными входами/выходами основного и резервного накопителей и с входом усилителя записи-считывания, выход которого является информационным входом/выходом устройства, вход адреса основного накопителя соединен с 70424выходом дешифратора адреса, разрядыинформационного входа которого соединены с соответствующими выходами Бадресных формирователей группы о т)л и ч а ю щ е е с я тем, что, с це"лью повышения быстродействия за счетускоренного сброса сигналов на выходе дешифратора адреса, в него введе О на группа элементов И, причем выходпервого элемента И группы соединенс входом блокировки дешифратора адреса, первый и второй входы первогоэлемента И группы соединены соответ ственно с выходом детектора смены адреса и с выходом равенства блока формирования резервных адресов, выходыэлементов И группы с второго .по(М+1)-й (М - разрядность адреса резервного накопителя) соединены с соответствующими разрядами входа адреса резервного накопителя, первые входы элементов И группы с второго по(М+1)-й соединены с выходом детекто ра смены адреса, вторые входы элементов И группы с второго по (М+1)-й соединены с соответствующими разрядамиинформационного выхода блока формирования резервных адресов.