Устройство для контроля последовательности чередования импульсных сигналов

(21) (22) (46) (72) (53) (56) У 125 У 12 (54) ДОВА тикежетимпул СУДАРСТВЕННЫЙ НОМИТЕТ СССРОДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ Н Д ТОР;Ко/У СИДЕТЕПСТ 4219742/24-2131.03.8723 ь 10.88. Бюп. У 39В.П.Ремезов и Э.Р.Лесневский 6213742(088.8)Авторское свидетельство СССР 2930, кл. Н 03 К 5/19, 1985. торское свидетельство СССР 6184, кл. Н 03 К 5/19, 1985. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСЛЕЕЛЬНОСТИ ЧЕРЕДОВАНИЯ ИМПУЛЬСНЫХ АЛОВИзобретение относится к автома" и вычислительной технике и моыть использовано для контроля ьсных последовательностей в автоматизированных системах управленияЦель изобретения - расширениеобласти применения устройства за счетконтроля последовательности импульсных сигналов с произвольной, изменяемой очередностью поступления, - достигается введением элемента 5 задержки,регистра 9 и блока памяти 7. Предварительное программирование блока памятиобеспечивает задание требуемойочередности чередованияконтролируемых импульсных сигналов. Устройствосодержит входы 1,11. К, мультиплексор 2, элемент ИЛИ 3, счетчик 4 импульсов, элемент НЕ 6, элемент И 8,выход 101 ил.Изобретение относится к автоматике и вычислительной технике и можетбыть использовано для контроля им"пульсных последовательностей в авто 5матизированных системах управления,Цель изобретения - расширение области применения устройства за счетконтроля последовательности импульсных сигналов с произвольной, изменяе 10мой очередностью поступления.Поставленная цель достигается засчет введения элемента задержки, блока памяти и регистра, что обеспечивает возможность задания требуемой очередности чередования контролируемыхимпульсных сигналов путем предвари-.тельного программирования блока памя-.ти.На чертеже приведена структурная 20схема устройства для контроля последовательности чередования импульсныхсигналов.Устройство содержит К входов 1.11, К, мультиплексор 2, элемент ИЛИ 3, 25счетчик 4 импульсов, элемент 5 задерж-.ки, элемент НЕ б, блок 7 памяти, эле"мент И 8, регистр 9, выход 10. Входы1.1-1, К устройства подключены к информационным входам мультиплексора 302 и входам элемента ИЛИ 3, выход которого подключен к первому входу элемента И 8, выход которого является выходом 1 О устройства. Выход мультиплексора 2 подключен к входу счетчика 4и регистра 9, а также через элементНЕ б - к второму входу элемента И 8 ичерез элемент 5 задержки - к входу ""Чтение" блока 7 памяти. Адресныевходы блока 7 памяти подключены к со" 40ответствующим выходам счетчика 4, аинформационные выходы - к информационным входам регистра 9, выходы которого подключены к соответствующим управ"ляющим входам мультиплексора 2,45Счетчик 4 срабатывает по Фронтуимпульса и осуществляет счет импульсов с выхода мультиплексора 2. Элемент 5 задержки осуществляет задержку импульса чтения информации из блока 7 памяти и предназначен для обес-.печения устойчивого чтения информациипосле установки адреса на адресныхвходах блока 7 памяти. Последнийпредназначен для хранения кодов, опре.деляющих номера контролируемых входных сигналов и может быть выполненна основе любого вида запоминающихустройств (ОЗУ, ПЗУ, ППЗУ и т.п.). Регистр 9 предназначен для хранениякода, поступающего с выхода блока 7памяти. Запись кода в регистр 9 осушествляется по спаду импульса с выхода мультиплексора 2.Устройство работает следующим образом.Перед началом рабаты счетчик 4 ирегистр 9 устанавливаются в нулевоесостояние любым известным способом(цепи сброса не показаны). Выходы регистра 9, соединенные с управляющейгруппой входов мультиплексора 2, задают номер опрашиваемого входа 1,11.К устройства. При установке регистра 9 в нулевое состояние к выходумультиплексора 2 подключается первый1.1 вход устройства. Сигнал, поступивший на первый вход мультиплексора 2,проходит на его выход и вход счетчика4, который срабатывает по Фронту сигнала и переводится в следующее состояние. Сигнал, поступивший на первыйвход устройства, кроме этого проходитчерез элемент ИЛИ 3 на первый входэлемента И 8, который заблокирован навремя действия контролируемого сигнала низким уровнем сигнала с выходаэлемента НЕ б При этом сигнал на выходе элемента И 8, т.е, на выходе 10устройства, отсутствует. По сигналу,задержанному элементом 5 задержкй,из блока 7 памяти считывается код,хранящийся в ячейке памяти, адрес которой определяется кодом счетчика 4.По спаду входного импульса код с выходов блока 7 памяти записывается в регистр 9, Код с выходов регистра 9 по"ступает на управляющие входы мультиплексора 2 и тем самым к выходу мультиплексора 2 подключается вход устройства, номер которого определяетсякодом на управляющих входах мультиплексора 2,При правильном чередовании входных импульсов по спаду импульса, поступающего на открытый вход мультиплексора 2, в регистр 9 записываетсякод, содержащийся во второй ячейкеблока 7 памяти. По этому коду открывается соответствуюший вход мультиплексора 2. При этом элемент И 8 также заблокирован низким уровнем навтором его входе и на выходе 10 устройства сигнал отсутствует, По спаду следующего контролируемого импульса, который должен поступить на открытый вход мультиплексора 2, в реФормула и з о б р е т е и и я Составитель А.ОчеретяныйТехред М, Дицык 1(орректор Г,Решетняк Редактор Е.Папп Заказ 5463/54 Тираж 929 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Иосква, Ж, Раушская наб., д, 4/5Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 гистр 9 записывается из блока 7 памгти.очередной код. Такая работа продолжается до полного заполнения счетчика. 4. Таким образом, очередность контроля входных сигналов определяется кодом, хранящимся в блоке 7 памяти, причем число контролируемых в одном цикле сигналов определяется количествомразрядов счетчика и, соответственно,емкостью блока памяти,По последнему в цикле контролируемому сигналу счетчик 4 устанавливается в нулевое состояние и по спадувходного сигнала в регистр 9 записывается код, хранящийся в нулевой ячейке блока 7 памяти, тем самым устройство подготавливается к новому циклуконтроля очередности поступления импульсных сигналов20При нарушении порядка чередованиясигналов на входных шинах 1.1-1.1 с,например, в регистре 9 записан код,открывающий мультиплексор 2 по третьему входу, а в это время приходит сигнал на второй вход устройства. Приэтом на выход мультиплексора 2 сигналвторого входа не проходит. При отсутствии сигнала на выходе мультиплексора 2 открывается по первому входу З 0элемент И 8 и сигнал с второго входаустройства через элемент ИЛИ 3 проходит через элемент И 8 на выход 10.Наличие сигнала на этом выходе свидетельствует о нарушении порядка чередо 35вания входных импульсов,При поступлении на любой иэ входовустройства двух импульсов вместо одного, устройство формирует на выходе 10сигнал нарушения порядка чередованияследующим образом.По фронту входного импульса счетчик 4 устанавливается в следующее состояние, при этом из блока 7 памятисчитывается код следующего приходящего,сигнала Снгн -, ;,.ступивши ",пчнона тот же вход устройства, не поступает на выход мультиплексора 2 и не акрывает по первому входу элемент И 8,но проходит через элемент ИЛИ 3 навторой вход элемента И 8. Так какэлемент И 8 оказывается открытым подвум входам, то на его выходе и выходе 1 О устройства появляется сигнал нарушения порядка чередования,Устройство для контроля последовательйости чередования импульсных сиг" налов, содержащее элемент й 1 И,элемент И, элемент НЕ, счетчик импульсов, мультиплексор, информационные входы которого являются соответствующими входами устройства и соединены с в дами элемента ИЛИ, выход которого соединен с первым входом элеменьа И выход которого является выходом устройства, выход мультиплексора соединен с входом счетчика и входом элемента НЕ, выход которого соединен с вторым входом элемента И, о т л и - ч а ю щ е е с я тем, что, с целью расширения области применения за счет контроля последовательности им - пульсных сигналов с произвольной, изменяемой очередностью поступления, в него введены элемент задержки, регистр и блок памяти, выходы которого соединены с соответствующими информационными входами регистра, выходы которого соединены с соответствующими управляющими входами мультиплексора, выход котрого соединен с упрявляющим входом регистра и входом элемента задержки, выход которого соединен с входом чтения блока памяти, адресные входы которого соединены с соответствующими выходами счетчика.