Устройство для вычисления обратной величины нормализованной двоичной дроби

Изобретение относится к вычислительной технике,Цель изобретения - повышение быст -родействия при вычислении обратных,значений дискретных значений непре,рывной функции с ограниченным диапазоном изменения,На чертеже показана структурнаясхема устройства для вычисления обрат ной величины нормализованной двоичнойдроби.Устройство содержит регистр 1 аргумента, матричный умножитель 2, преобразователь 3 прямого кода в обрат в 15ный, сумматор 4, сумматор-вычитатель5, элемент НЕ 6, элемент ИЛИ 7, генератор 8 импульсов, элементы И 9 и10, счетчик 11. Преобразователь 3 исумматор 4 образуют блок 12 аппроксиО,мации.Устройство работает следующим об( разом.В регистр 1 поступает входная величина х - двоичное число в нормализованном виде, Сигналы с выхода реги, стра 1 поступают на первую группувходов умножителя 2 и на входы стар, ших разрядов преобразователя 3, навход младшего разряда которого подается сигнал логического "0". Сигналыс выхода преобразователя 3 поступаютна первую группу входов сумматора 4,на младший разряд второй группы входов которого подается сигнал логической "1", Таким образом, произво -дится аппроксимация обратной величи 1ны функцией у, = 3 - 2 х 1- , значение которой получается на выходе сум матора 4, Сигналы с выхода сумматора4 подаются на первую группу входовсумматора-вычитателя 5, на вторуюгруппу входов которого поступают нулевые сигналы с выхода реверсивного 45счетчика 11, так как он обнулен впервоначальный момент.Сигналы с выхода сумматора-вычитателя 5 являются выходными сигналами устройства и параллельно подаютсяна вторую группу входов умножителя 2,на выходе которого получают произведение г; = ху которое оцениваетсяна каждой итерации, т.е, начинаетсяитерационное уточнение. Первоначально получают г, = у, х1, Если г,=1,1значит у =- . Тогда нулевой сигналхс выхода элемента ИЛИ 7 поступает параллельно на входы элементов И 9 и 10, нулевые сигналы с выходов которых блокируют счетные выходы вычитания и сложения реверсивного счетчика 11.Следовательно, на выходе реверсивного счетчика 11 остаются нулевые сигналы.Если г,1, то единичные сигналы с выхода старшего разряда умножителя 2 и с выхода элемента ИЛИ 7 поступают на входы элемента И 9, следовательно, с его выхода импульсные сигналы, соответствующие сигналам от генератора 8 импульсов, поступают на счетный вход сложения реверсивного счетчика 11 (на счетный вход вычитания которого импульсы в этом случае не посту - ают). Сигналы с выхода реверсивного счетчика 11 поступают на вторую группу входов (входы вычитания) сумматоравычитателя 5, уменьшая значение у1 до тех пор, пока на выходе умножителя 2 не получится г, = 1,00, при этом у = у - д, отличается от у1 ина 2 , где п - разрядностьчисла хПри последующем изменении входного аргумента х в сторону увеличения (х + д х) или уменьшения ,х - д х) на выходе умножителя 2 меняется код г 7 1,0.0 или г1,00.Вследствие изменения кода г и реализации логических операций на элементах НЕ 6, ИЛИ 7 и И 9 импульсы от генератора 8 поступают соответственно или на вычитающий счетный вход реверсивного счетчика 11, или на суммирующий вход. Таким образом, в устройстве образуется переходный процесс, удерживающий значение кода на выходе умножителя 2 в пределах г = 1,0 О+2, что отражает тот факт, что на выходе устройства установился код1-(11+1у = - -ф 2, Переходный процессхускоряется тем,что изменяется соответственно начальное приближение у = 3-2 х для нового значения аргумента х.Формула и зоб р ет ения1. Устройство для вычисления обратной величины нормализованной двоичной дроби, содержащее регистр аргумента, матричный умножитель, сумматор-вычитатель счетчик, генераЗаказ 3106/53 Тираж 704 .ПодписноеВНИИПИ Государственного .комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 тор импульсов, первый элемент И, элемент ИЛИ и блок аппроксимации, причем вьмоды разрядов регистра аргумента соединены с входами первой5 группы матричного умножителя, входы второй группы которого соединены с выходами разрядов сумматора-вычитателя, вьмод старшего разряда матричного умножителя соединен с первым 10 входом первого элемента И, выходы остальных разрядов матричного умножителя соединены с входами элемента ИЛИ, второй вход первого элемента И соединен с выходом генератора им пульсов, третий вход первого элемента И соединен с выходом элемента ИЛИ, выход первого элемента И подключен к суммирующему входу счетчика, выходы разрядов регистра аргумента подключе ны к входам блока аппроксимации, выходы которого соединены с входами первой группы сумматора-вычитателя, входы второй группы которого соединены с выходами разрядов счетчика, а 25 выходы разрядов сумматора-вычитателя являются выходами устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия при вычислении обратных значений дискрет 04ныл значений непрерывной функции с ограниченным диапазономизменения, в устройство введены второй элемент И и элемент НЕ, вход которого подключен к выходу старшего разряда матричного умножителя, а выход - к входу элемента ИЛИ и первому входу второго элемента И, второй и третий входы которого соединены с выходами соответственно генератора импульсов и элемента ИЛИ, а выход подключен к вычитающему входу счетчика. 2, Устройство по п. 1, о т л и -фч а ю щ е е с я тем, что блок аппроксимации содержит преобразователь прямого кода в обратный и сумматор, выходы разрядов которого являются выходами блока, входы старших разрядов преобразователя прямого кода в обратный соединены с младшими входами блока, а вход младшего разряда соединен с шиной логического нуля, входы первой группы сумматора соединены со старшим входом блока и выходами разрядов преобразователя прямого кода в обратный, вход второй группы сумматора соединен с шиной логической единицы.