Дискретный фильтр

(54) ДИСКРЕТНЫЙ ФИЛЬТР (57) Изобретение относит электротехники и может б вано в устройствах, обес высокое быстродействие п нала обратной связи. Цел в о заданном интервале ин а не текущее значен г е этог синечному.яет исклюя ласти ользо н ееся к к ть ис приближ нала Тако оты позв жим печива ередач ь изоб х го сигнал ить пульсации вых игеил ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ Д ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидете490235, кл. Н 02 М 1Авторское свидетель955423, кл. Н 02 М 1 ния - улучшение эфФективности путемповышения точности передачи входногосигнала. Сигнал с входного вывода 10поступает на входы интеграторов 1, 2.Путем поочередного переключения ключей сброса 8, 9 происходит передачасигнала с выхода соответствующегоинтегратора 1,2 через ключи передачи5-7 и запоминающие блоки 3, 4 на выходной вывод 11. В результате обеспечивается поступление на выходнойвывод 11 сигнала о конечном значении интеграла от входного сигнала13507Изобретение относится к электротехнике и может быть использованодля сглаживания пульсаций выпрямленного напряжения в устройствах, обес 5печивающих высокое быстродействие передачи сигнала обратной связи в системе автоматического регулирования.Цель изобретения - улучшение эффективности путем повьпцения точностипередачи входного сигнала.На фиг, 1 представлена функциональная схема устройства; на Фиг.2временные диаграммы напряжений 0 насоответствующих элементах устройства, поясняющие работу устройства(указанные цифровые обозначения соответствуют номерам используемыхэлементов в устройстве).Дискретный фильтр (фиг.,1) содержит интеграторы 1 и 2, запоминающиеблоки 3 и 4, ключи 5-7 передачи,ключи 8 9 сброса, а также входной10, выходной 11 и общий 12 выводы,Входной вывод 10 подключен к вхо бдам интеграторов 1,2, Выход интегратора 1 подключен через ключ 8 сброса и ключ 5 передачи к общему выводу 12 и к входу запоминающего блока 3. Выход интегратора 2 поцключен Зочерез ключ 9 сброса и ключ б передачи к общему выводу 12 и к входу запоминающего блока 3, вьход которогочерез клоч 7 передачи подключен квходу запоминающего блока 4, выходомподключенным к выходному выводу 11.Интеграторы 1, 2 с ключами 8, 9сброса могут быть выполнены на операционных усилителях, Запоминающиеблоки 3 и 4 и ключи 5-7 передачи могут быть выполнены на операционныхусилителях и полевых транзисторах,Устрсйство работает следующим образом.Входной с.игнал поступает с вывода 10 на вхсды интеграторов 1 и 2.В момент времени г: (фиг. 2) закончены процесс интегрирования входногосигнала интегратором 2 и занесениесигнала с вь 1 хода интегратора 2 в заБОпоминающий блок 3 через ключ б передачи, В интервале (г:,-Т ) замыкается ключ 9 сброса (логическое состояние "1" на диаграммах фиг, 2 соответствует замкнутому состоянию ключа),5приводя интегратор 2 к нулевым начальным условиям, и размыкается ключ8 сброса, при этом сигнал с входа 10воспринимается интегратором . В ин 832тервале времени (С,-г,) замкнут ключпередачи и сигнал с выхода запоминающего блока 3 через ключ 7 передачи заносится в запоминающий блок 4, с выхода которого поступает на выходной вывод 11. В интервале времени (г 2 - з ) замыкается ключ 5 передачи и информация о входном сигнале в процессе его интегрирования с выхода интегратора 1 заносится в запоминающий блок 3. Выходной сигнал запоминающего блока 3 имеет пульсации с периодом, равным половине периода работы устройства, так как выходной сигнал интегратора 1 достигает конечного значения в момент времени 1 , а занесение его в запоминающий блок начинается в момент С . Затем в момент времениразмыкается ключ 5 передазчи, замыкаются ключ 8 сброса до приводя интегратор к нулевым начальным условиям, и ключ 7 передачи допередающий занесенную в запоминающий блок 3 информацию о входном сигнале в запоминающий блок 4. Сигнал с выходного вывода 11 не содержит пульсации, так как в запоминающий блок 4 поступает конечное значение сигнала с выхода интегратора 1 через запоминающий блок 3, В тот же момент времени , размыкается ключ 9 сброса дои интегратор 2 начинает воспринимать сигнал с входного вывода 10. В интервале (с -г. ) замыкается ключ б передачи и происходит занесение инФормации с выхода интегратора 2 и запоминающий блок 3, В момент временизамыкаются ключ 9 сброса, приводя интегратор 2 к нулевым начальным условиям, и ключ 7 передачи до , через который происходит занесение инФормации с выхода запоминающего блока 3 в запоминающий блок 4 и с выхода запоминающего блока 4 на выходной вывод 11. В этот момент времени остальные. ключи разомкнуты. Далее описанный процесс повторяется. Таким образом, на выходной вывод устройства поступает сигнал о конечном значении интеграла от входного сигнала на заданном интервале интег-. рирования, а не текущее значение этого сигнала, приближающееся к конечному. Благодаря этому повьшается точность передачи сигнала дискретным Фильтром путем исключения пульсаций выходного сигнала.783 ставител хред М,Х А. Кириллованич Корректор Л. Пилипен Реда Н, Гунько 5294/54 Тираж 659 ВНИИПИ Государственного по делам изобретени 113035, Москва, Ж, Раушк Подписиомитета СССРи открытийкая наб., д. 4/5 оизводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,3 1350 Формула изобретенияДискретный фильтр, содержащий входной, выходной и общий выводы для подключения соответственно источника входного напряжения и цепи5 нагрузки, два интегратора, два ключа сброса, два ключа передачи и запоминающий блок, причем входы интеграторов объединены и соединены с10 входным выводом, выход первого интегратора через первый ключ сброса и первый ключ передачи соединен соот ветственно с общим выводом и входом запоминающего блока, а выход второго интегратора через второй ключсброса и второй ключ передачи соединен соответственнос общий выводоми входом запоминающего блока, о тл и ч а ю щ и й с я тем, что, сцелью улучшения эффективности путемповышения точности передачи входного сигнала, дополнительно введенытретий ключ передачи и второй запоминающий блок, вход которого черезуказанный третий ключ передачи соединен с выходом основного запоминающего блока, а его выход соединен свыходным выводом.