Последовательный сумматор

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 9) 01) А 6 Р 74 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОБРЕТЕНИЕЛЬСТВУ с ПИ 71/24-24.87, БюлТкачен25,5(0нов А.ов. ра 3 ко88,А.дно гические основы192, с. 148,льство СССР 7/49, 1977 ое свидет л. Ю ПОСЛЕДОВАТЕЛЬНЫЙ СУММАТОРИзобретение относится к автомаике и вычислительной технике и предстроения высоконадежработки и контролякодов в реальномИзобретение позвояет повысить быстродействие и упросатор за счет применения алго 54) 57) назначено для по ных устройств об последовательных масштабе времени тить сумм ВТОРСКОМУ СВИ(56) ПаперЦВТ, М.: Срис, 2,Авторск9 696452,ритма сложения чисел визбыточной минимальной системе счисления.В резульгатеоперации приема кодов слагаемых и ихсуммирования совмещены в каждом тактеа количество оборудования последовательного сумматора сокращено, Последовательный сумматор содержит триэлемента задержки 4; - 4 э, элементыИ 5 и 6, элемент ИЛИ 7. Реализуетсяосновной алгоритм сложения чисел вминимальной системе счисления:4(Я) + Ч(Я) = 4(Я) + Ч(Я - 2) ++ 4(Я - 3). Возможная единица переноса из Я-го разряда сразу помещается в (Я - 2)-й и (Я - 3)-й разрядысуммы, в которых по условию существования минимальной формы (наличиепосле каждой единицы разряда не менее четырех разрядов нулей) заведомосодержатся нули, 1 ил.(3) 55 Изобретение относится к автоматике и вычислительной технике и предназначено для суммирования многоразрядных двоичных последователь 5 ных кодов в реальном масштабе времени,Цель изобретения - упрощение устройства и увеличение его быстродействия.На чертеже изображена Функциональ ная схема последовательного сумматора.Последовательный сумматор содержит входы 1 и 2 соответственно первого и второго операндов, выход 3, элементы 4, 4, 4 задержки, элементы И 5 и 6 и элементы ИЛИ 7.Последовательный сумматор обеспечивает реализацию алгоритма сложения многоразрядных чисел А, представленных в избыточной системе счисления следующим образом: А =а (Б)5где а е 0,1; Опри Я ( О;1 при Я О 1.ЗО(Я 2) + (Б 3) при Б ) Значения у(п + 1) определяют мощ-35 ность минимального и-разрядного кодаСреди всех Форм разложения (1) ,существует только одна, в которой после каждой единицы разряда в общем 40 случае следует не менее четырех разрядов нулей. Именно такая Форма является разрешенной и называется минимальной, так как содержит минимальное число единиц,Из рекуррентного соотношения (2) следует основной алгоритм сложения в минимальной системе счисления значащих разрядов1Ч(Б) + (Б) = Ц(Б) +(Б - 2) ++(Б - 3) Исключение составляет алгоритм сложения значащих вторых разрядов(третий и первый разряды согласноалгоритму построения минимальнойформы всегда нулевые):у(2) .+ (2) = с(2) + (1) (4) Следовательно, возможную единицупереноса из Я-го разряда можно сразупомещать в (Б - 2)-й и (Б - 3)-йразряды суммы, в которых по условиюсуществования минимальной формызаведомо содержатся нули,Сложение двух многоразрядных чиселначинается со старших разрядов и выполняется поразрядно последовательново времени,Сущность изобретения состоит в реализации алгоритма (3), (4), чтопозволяет совместить в каждом из итактов операции приема кодов операндов и их суммирования. В результатевременные затраты собственно на операцию суммирования отсутствуют, т.е,сложение осуществляется в реальноммасштабе времени,Элементы 4, 4, 4 З задержкинеобходимы для запоминания сигналапереноса и выполнены на Э-триггерах,Сигнал переноса в (Б - 2)-й и(Б - 3)-й разряды кода суммы формируется элементом И 5 в Б-м тактесогласно булевой записи где А , В з - Б-е разряды кодов операндов.Элемент ИЛИ 7 формирует значение суммы в Б-м такте согласно переключательной функции= А Ч ВЧ РД 1 Р, (6)Элемент ИЛИ 7 необходим для выработки единичного сигнала с целью его записи в младший разряд кода суммы согласно алгоритму (4) .Последовательный сумматор работает следующим образом.Допустим, необходимо произвести сложение 6 + 6. Число 6 в минимальной системе счисления имеет вид:разряда 1 2 3 4 5 6 7 Вес разряда 1 1 2 2 3 4 5 Код числа 6 О 1 О О О О 1.Два этих кода поступают на входы 11 и 2 последовательного сумматора, начиная со старших разрядов, На первом такте единичный сигнал суммы через элемент ИЛИ 7 поступает на выход 3, а единичный сигнал переноса с выхода элемента И 5 поступает в элемент 4 задержки. Таким образом, на первом такте работы образовался сиг1341633 мещены в каждом иэ и тактов, т.е.код суммы образуется, начиная состарших разрядов, в реальном масштабе времени,Составитель М, ЕсенинаТехред М.Дидык Корректор В.Гирняк Редактор Е. Копча Заказ 4437/52 Тираж 672 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, ЖРаушская наб д. 4/5Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 нал старшего разряда кода суммы. На втором такте единичный сигнал переноса переписывается во второй элемент 4 задержки, В третьем такте единичный сигнал переноса поступает на выход .3 через элемент ИЛИ 7, а в элемент 4 задержки непосредственно. В четвертом такте единичный сигнал переноса с выхода элемента 4 задержки поступает через элемент ИЛИ 7 на выход 3. В 10 пятом такте поступающие на входы 1 и 2 нулевые сигналы не изменяют состояние элементов последовательного сумматора. В шестом такте единичный сигнал суммы поступает на выход 3 15 через элемент ИЛИ 7, а единичный сиг" нал переноса с выхода элемента И 5 поступает в элемент 4 задержки. В последнем седьмом такте одновременно с тактовым импульсом на управляющую 20 шину 8 подается цикловой импульс, открывающий элемент И 6, Сигнал переноса с выхода элемента 4, задержки через последовательно соединенные элементы И 6 и ИЛИ 7 поступает на выход 3. Запись единичного сигнала переноса в элемент 4 задержки не происходит, так как на вход установки в "0" этого элемента задержки, выполненного на Р-триггере, подан единич ный цикловой импульс В результате все элементы 4, - 4 ь задержки после окончания последнего такта работы находятся в нулевом исходном состоянии, Суммирование закончено, резуль тат кода суммы: 1011011 12.Таким. образом, операции приема кодов операндов и их суммирования сов Формула изобретенияПоследовательный сумматор, содержащий два элемента И, элемент ИЛИ, первый, второй и третий элементы задержки, выход первого элемента И соединен с информационным входом первого элемента задержки, выход которого соединен с первым входом второго элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом третьего элемента задержки, о т л и ч а ю щ и й с я тем, что, с целью упрощения устройства и увеличения быстродействия, второй элемент задержки выполнен в виде триггера, причем первый и второй входы первого элемента И и третийи четвертый входы элемента ИЛИ соединены соответственно с входами первого и второго операндов сумматора, выход первого элемента задержки соединен с информационным входом второго элемента задержки, вход установки которого соединен с входом циклического тактирующего сигнала сумматора и вторым входом второго элемента И, выход второго элемента задержки соединен с информационным входом третьего элемента задержки, выход которого соединен с пятым входом элемента ИЛИ, выход которого соединен с выходом сумматора.