Устройство для приема и преобразования двоичного равновесного кода

(51)4 Н 03 2 Вру ИЗО ЕНИ ЕЛЬСТВ 6712/24-2412.8506.87. Бюл..398 (088.8)орское свидекл. С 08 С 2 льство СССР 9/28, 25/00,ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ ОПИСАНИ Н АВТОРСКОМУ(54) УСТРОЙСТВО ДЛЯ ПРИЕМА И ПРЕОБРАЗОВАНИЯ ДВОИЧНОГО РАВНОВЕСНОГОКОДА(57) Изобретение относится к электросвязи и может использоваться всистемах передачи информации и вычислительной технике. Целью изобретения является упрощение устройства.Устройство преобразует двоичный равновесный код в полный двоичный коди содержит узел 1.управления, пороговый блок 2, преобразователи 3,4кода, блок 5 памяти и сумматор 6.Узел управления содержит программновременной блок 7 и элементы 8,9 задержки. Преобразователь кода содержит счетчик 10, блок 11 ключей, регистр 12 сдвига и формирователь 13импульсов. 1 з.п.ф-лы, 1 ил.1 131Изобретение относится к электросвязи и может использоваться в системах передачи информации и вычислительной технике.Цель изобретения - упрощение устройства,.На чертеже представлена структурная схема устройства.Устройство содержит блок 1 управления, пороговый узел 2, первый 3 ивторой 4 преобразователи кода, блок5 памяти и сумматор 6.Узел управления образуют программно-временной блок 7 и первый 8 ивторой 9 элементы задержки.Преобразователь кода содержитсчетчик 10, блок 11 ключей, регистр12 сдвига и Формирователь 13 импульсов.Алгоритм Функционирования устройства, математически описываемый какР=С, +С С.С."где Р - номер исходного двоичногоравновесного кода (в данном устройстве этот номеркомбинация полного двоичного кода),К - вес количество единичныхсимволов) комбинации исходного двоичного равновесногокода;- номер соответствующего единичного символа исходнойкомбинации нумерация справа налево);номер разряда, содержащего3-ю единицу в комбинациидвоичного равновесного кода.Преобразователи 3 и 4 кода предназначены для преобразования входного унарного кода в выходной полыйдвоичный код.Преобразователь 3(4) работает следующим образом.На его информационный вход поступают импульсы, которые подсчитываются счетчиком 10 (параметры блоковпреобразователя 3 определяются значностью Н комбинации исходного кода,а преобразователя 4 - весом К этойкомбинации). Количество импульсов,поступающих на гход счетчика 10, отображаются соответствующим двоичнымкодом, который параллельно предьявляется блоку 11 ключей. На вход блока 11 ключей, соединенного с входомпреобразователя 3(4), подаегся из 7661 2блока 1 управления сигнал, которыйоткрывает ключи блока 11. Через открытые ключи счетчик 10 воздействует на регистр 12, вследствие чегосодержание регистра 12 приводится всоответствие двоичному коду счетчика 10. Считывается двоичный код изрегистра 12 на выход преобразователяв результате воздействия тактовых10 импульсов, вырабатываемых формирователем 13 под воздействием управляющего сигнала с входа преобраэователя.Пороговый блок 2 пропускает на15 свой выход только единичные входныесигналы,Устройство работает следующим образом.На вход устройства последователь 20 но поступают двоичные символы комбинации равновесного кода, например,10 101 (значность Н-.-5, вес К=З).Пусть на вход устройства воздействует первьй двоичный символ "1",Он запускает программно-временнойблок 7, подается в преобразователь3 кода, где преобразуется в двоичный код величины 1 =1, и поступаетчерез пороговый блок 2 в нреобраэо 30 ватель 4 кода, где преобразуется вдвоичный код величины 3=1.Работой преобразователей 3,4 кодауправляет блок 7.Выходные двоичные коды . = 1 и 1=35 преобразователей 3 и 4 подаются вблок 5,. из которого на вход сумматора 6 считывается двоичный код величчны С. =С =О. Далее на вход уст 40 ройства поступает сигнал "0". Он непроходит на выход порогового блока 2,а только изменяет двоичный код преобразователя 3 на двоичный код величины 3.=2,45 Третий входной сигнал "1" изменяет двоичный код преобразователя 4 надвоичный код величины 3=2, а двоичный код преобразователя 3 - на двоичный код величины 1 =3. Эти коды счи 250 тываются в блок 5, на выходе которого формируется двоичный код величины2 гС;=С=-1, Данный код суммируется1 -1в сумматоре 6 с предыдущчм слагаемым.Четвертый входной сигнал "0 изменяет только двоичный код преобразователя 3 на двоичный код величины .=4,Пятый входной сигналвоздействует на преобразователи 3,4 и иэме1317 б 61 Составитель М.Никуленков Техред Л.Олийнык Редактор Л.Пчелинская Корректор С.Черни Заказ 2435/55 Тираж 901 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная,4 няет коды их состояний: в преобразователе 3 формируется двоичный код величины д =5, а в преобразователе 4 - 1=3, Эти коды воздействуют на блок 5, на выходе которого формируется двоичный код,величиныСз э=С,=С =4, который суммируется с соответствующим двоичным кодом в сумматоре б, Результирующий код стано вится равным двоичному коду величины: 0+1+4=5, По управляющему сигналу из блока 7 результирующий код суммагора б выдается на выход устройства.По сигналу блока 7 все блохи уст ройства приводятся в исходное состояние и устройство готово к преобразованию следующего входного двоичного равновесного кода. 20.Формула из обретения 1. Устройство для приема и преобразования двоичного равновесного кода, содержащее пороговый блок и про граммно-.временный блок, входы которых объединены и являются входом устройства, первый выход программно-временного блока соединен с управляющим входом сумматора, и блок памяти о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, в него введены преобразователи кода и элементы задержки, информационный вход первого преобразователя кода подключен к входу устройства, выход порогового блока соединен непосредственно с информационным входом второго преобразователя кода и через первый элемент задержки - с входом второгоэлемента задержки и первыми управляющими входами первого и второго преобразователей кода, выход второгоэлемента задержки соединен с вторыми управляющими входами первого ивторого преобразователей кода, выходы которых соединены соответственно .с первыми и вторыми адресными входами блока памяти, выход которого соединен с информационным входом сумматора, выход сумматора является выходом устройства, второй, третий ичетвертый выходы программно-временного блока соединены соответственно с третьимуправляющим входом первого преобразователя кода,третьим управляющим входом второгопреобразователя кода и управляющимвходом блока памяти. 2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что преобразователь кода содержит счетчик, блок ключей, регистр и формирователь импульсов, выходы счетчика соединены с соответствующими информационными входами блока ключей, выходы которого и выход формирователя импульсов соединены соответственно с информационными и управляющим входами регистра, счетный вход счетчика, управ-, ляющий вход блока ключей, вход формирователя импульсов и управляющий вход счетчика являются соответственно информационным, первым, вторым и. третьим управляющими входами преобразователя кода, выходы регистра являются выходами преобразователя кода.