Устройство для моделирования работы вычислительной системы

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 1310836 А 5/2 4 ПИСАНИЕ ИЗОБРЕТЕНИЯ ВИДЕТЕЛЬСТВУ ВТОРСН л. Р 18 В.М,Чист.И.Фево СС тво СССР5/20, 1984.ЕЛИРОВАНИЯИСТЕМЫтся к цифроике. Цель ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетелпо заявке 9 3591021,кл. С 06 Р 15/20, 1983Авторское свидетельВ 1185347, кл. С 06 Р(54) УСТРОЙСТВО ДЛЯ МОДРАБОТЫ ВЫЧИСЛИТЕЛЬНОЙ(57) Изобретение откосвой вычислительной техн изобретения - расширение функциональных возможностей эа счет моделирования последовательного распределения заданий на обработку междупроцессорами. Устройство для моделирования работы вычислительной сис"темы содержит генератор 1 заданий наобработку, блок 2 индикации, первый3 и второй 5 счетчики заданий, дешифратор 13, элемент ИЛИ 5, счетчик6 общего числа обработанных заданийи группу каналов обработки, каждыйиз которых содержит два элементаИ 9, 10, триггер 7, элемент 11 эа"держки, элемент ИЛИ 12 и счетчик 8обработанных в канале заданий. 1 ил.Изобретение относится к цифровойвычислительной технике и может бытьиспользовано при разработке и моделировании вычислительных систем.Цель изобретения - расширение 5функциональных возможностей за счетмоделирования последовательного распределения заданий на обработку между процессорами.На чертеже схематически изображено устройство,Устройство содержит генератор 1заданий на обработку, блок 2 индикации, первый 3 и второй 4 счетчики заданий, элемент ИЛИ 5, счетчик 6 об"щего числа обработанных заданий игруппу каналов обработки заданий,каждый из которых содержит триггер7, счетчик 8 обработанных в каналезаданий, первый 9 и второй 10 элементы И, элемент 11 задержки, элементИЛИ 12.Устройство содержит также дешифратор 13.25Устройство работает следующимобразом,Перед началом работы устройствачерез его установочный вход на установочные входы всех счетчиков и навходы триггеров 7 поступает управляющий сигнал, обнуляющий счетчикии устанавливающий триггеры 7 в состояние "1". При этом управляющиесигналы с выходов триггеров 7 разрешают прохождение сигналов черезэлементы И 9.Генератор 1 вырабатывает последовательность импульсов, модулирующуюпоследовательность заданий на обработку, Количество импульсов, поступивших на выход генератора 1 импульсов, подсчитывается счетчиками 1 и 4.Счетчик 4, дешифратор 13 и элементы И 10 обеспечивают равномерное распределение заданий на обработку между процессорами системы, Это обеспечивается тем, что в любой момент времени прохождение импульса с выходагенератора 1 разрешается только че 50рез один из элементов И 10.С выхода элемента И 10 импульспоступает на второй вход соответствующего элемента И 9. Если триггер 7находится в состоянии 0 , то им 55пульс через элемент И 9 не пройдет(на его первый вход поступает запре-.щающий управляющий сигнал). Если11 11триггер 7 находится в состоянии 1 то импульс через элемент И 9 пройдет(на его первый вход поступает разрешающий управляющий сигнал). С выхода элемента И 9 импульс поступает насчетный вход соответствующего счетчика 8 импульсов, который подсчитывает количество заданий на обработку,обработанных на этом процессоре.Этот же импульс устанавливает триггер7 в состояние "0" и поступает навход элемента 11 задержки. При этомуправляющий сигнал с выхода триггера7 запрещает прохождение сигналов через элемент И 9. С выхода элемента11 задержки через время обработкиуправляющий сигнал через элементИЛИ 12 поступает на первый вход триггера 7, устанавливая его в состояние"1" и разрешая прохождение сигналовчерез соответствующий элемент И 9.С выходов элементов И 9 импульсычерез элемент ИЛИ 5 поступают на входсчетчика 6 импульсов, который подсчитывает общее количество заданий наобработку, прошедших обработку и поступивших на выход моделируемой системы.Таким образом, на блоке 2 индикации индицируется количество заданийна обработку, поступивших на вход вы-.числительной системы (содержимоесчетчика 3), количество заданий наобработку, обработанных в каждомпроцессоре содержимое счетчиков 8),общее количество заданий на обработку, обработанных во всех процессорахсистемы (содержимое счетчика 6 импульсов),Формула изобретенияУстройство для моделирования работы вычислительной системы, содержащее генератор заданий на обработку, первый счетчик заданий, счетный вход которого соединен с выходом генератора заданий на обработку, блок индикации, элемент ИЛИ, выход которого соединен со счетным входом счетчика общего числа обработанных заданий, и группу каналов обработки заданий, каждый из которых состоит из первого элемента И, элемента задержки,триггера и счетчика обработанных в канале заданий, в каждом канале обработки заданий выход первого элемента И соединен со счетным входом счетчика обработанных в канаСоставитель В.фукаловТехред Л.Олейник Корректор С.Шекмар Редактор Н,Горват Заказ 1893/46 Тираж 673 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва., Ж, Раушская наб., д. 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ле заданий, входом элемента задержки и первым входом триггера, выходкоторого подключен к первому входупервого элемента И, выходы первыхэлементов И всех каналов обработкизаданий подключены соответственно квходам элемента ИЛИ устройства, информационные выходы первого счетчиказаданий, счетчика общего числа обработанных заданий, счетчиков обработанных в канале заданий соединенысоответственно с входами блока индикации, а установочные входы счетчиков объединены и являются установочным входом устройства, о т л и ч а -ю щ е е с я тем, что, с целью расширения функциональных возможностейза счет моделирования последовательного распределения заданий на обработку между процессорами, оно дополнительно содержит второй счетчик заданий, дешифратор, а в каждом кана 10836 4ле обработки заданий второй элем .нт И и элемент ИЛИ, причем первые входы вторых элементов И всех каналов обработки заданий подключены к выходу 5 генеРатоРа заданий и счетному входувторого счетчика заданий устройства, разрядные выходы которого подключены к входам дешифратора, выходы которого соединены соответственно с вторы ми входами вторых элементов И каналов обработки заданий, в каждом канале обработки заданий выход второго элемента И соединен с вторым входом первого элемента И, выход элемента задержки подключен к первому входу элемента ИЛИ, выход которого соединен с вторым входом триггера, установочный вход второго счетчика заданий и вторые входы элементов ИЛИ всех каналов обработки заданий соединены с установочным входом устройства