Устройство для обнаружения ошибок равновесного кода

ОЮЗ СОВЕТСКИХ ОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК А 03 М 13/О(51 ПИСАН РЕТЕНИ ВТОР СНО И ЕТЕЛЬСТВУ ма а де арупп бес 8.1 УДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельство СССРУ 716041, кл. С 06 Р 11/10, 1977.Авторское свидетельство СССР(54) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК РАВНОВЕСНОГО КОДАЛ и 9)БОа) 1300(57) Изобретение относится к автике и вычислительной технике.использование в различных систеобработки цифровой информации пляет расширить область примененитем обеспечения возможности опрления типа ошибки, Устройство сжит регистр 1 сдвига, регистр 2мяти и элемент ИЛИ 6. Введение4, 3 элементов И и шифратора 5печивает определение числа единивходного кода по модулю К, 2 ил1 13 ОО 6 510 Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки цифровой информации,Цель изобретения - расширение функциональных возможностей путем обеспечения подсчета числа единиц входного кода по модулю К, где К - заданный вес и-разрядного входного кода.На фиг. 1 изображена функциональ 47 2сдвига подается разрешающий сигнал, и в него записывается входной код свхода 7 устройства. По окончании сигнала на входе 9 на тактовый вход 8 поцаются тактовые импульсы, При подаче каждого тактового импульса происходит сдвиг вправо на один разрядкода, записанного в регистр 1 сдвига.По мере сдвига в регистре 1 слева направо происходит заполнение разрядов регистра 2 памяти в обратном напная схема устройства для обнаруженияошибок равновесного кода; на фиг.2пример выполнения регистра памяти. Устройство для обнаружения ошибок равновесного кода содержит регистр 1 сдвига, регистр 2 памяти, первую ивторую группы 3 и 4 элементов И, шифратор 5 и элемент ИЛИ 6. На фиг. 1 обозначены информационные входы 7,20 тактовый, управляющий и пусковой входы 8-10, первый и вторые выходы 11и 12. Каждый разряд регистра 2 памяти может быть выполнен (фиг. 2) на триггере 13 и элементах И 14. Нумера ция разрядов регистра 2 памяти противоположна нумерации разрядов регистра 1 сдвига и элементов И в группах 3 и 4. При выполнении шифратора5 на элементах ИЛИ их входы соединяются с входами шифратора 5 в соответствии с таблицей истинности для преобразования единичного позиционногокода в выходной код (например двоичный), При этом единичный позиционный код соответствует коду числа единиц входного кода устройства. Таким образом, на выходах шифратора 5 обра 35 зуется код (например двоичный) числа единиц входного кода устройства. Для1того, чтобы выходной код шифратора 5соответствовал числу единиц входногокода по модулю К, входы -го элемента ИЛИ подключены к 1-м входам шифраравновесного кода работает следующимобразом.В исходном состоянии регистрсдвига и регистр 2 памяти сброшены.С входа 9 на вход записи регистра тора 5 таким, что в -м разряде пред ставления числа 1 по модулю К содержится единица, Вход шифратора 5, к которому подключен выход (п)-го элемента И первой группы 3, соответствует наличию единицы в 1-м разряде представления числа "О" по модулю К (если в выходном коде значению "О" соответствует ненулевой код).Устройство для обнаружения ошибок равлении справа налево, Причем единичный потенциал появляется на выходе -го разряда регистра 2 памяти, если на выходе его (-1)-го разряда - единичный потенциал, а на выходе (и-х+1)-го разряда регистра 1 сдвига - единичный потенциал. При появлении единичного потенциала на выходе х-горазряда регистра 2 памяти, на выходеего (-1)-го разряда появляется нулевой потенциал. Таким образом, единичный потенциал имеет место на выходе только одного разряда регистра 2 памяти, Одновременно, по мере обнуления разрядов 1- регистра 1 сдвига, единичные потенциалы появляются на выходах от первого до х-го элементов И группы 3. В момент появления единичного потенциала на выходе р-го разряда регистра 2 памяти, где р - число единиц входного кода, единичный потенциал появляется на (и-р)-м выходе группы 3 элементов И, что вызывает единичный потенциал на выходе (и-р)-го элемента И группы 4, который через элемент ИЛИ 6 поступает навыход 11 устройства, свидетельствуя об окончании цикла работы устройства. Единичный потенциал с выхода рго разряда регистра 2 памяти поступает на входы шифратора 5, вызывая на выходах 12 код числа р по модулю К.Цикл работы устройства закончен. Единичный потенциал с выхода элемен" та ИЛИ 6 свидетельствует об окончании цикла работы. Выходной код снимается с выходов 12, В случае записи в регистр 1 нулевого кода, единичный потенциал сразу появляется на выходе последнего элемента И группы 3, что вызывает единичный потенциал на выходе элемента ИЛИ 6, свидетельствующий об окончании цикла работы устройства. С выходов 12 снимается код числа "О" по модулю К.В случае записи в регистр 1 кода111, единичный потенциал появляет13306 ставитель О. Ревинсхред А.Кравчук рректор Г. Решетни едактор Э. га з 1163/56 ВНИИПИ Гос по дела 113035, МосквТираж 932 дарственного комите изобретений и откр Ж, Раушская наПодписно СССй Производственн лиграфическое предприятие, г. Ужгород, ул. Проектная,3ся на выходе п-го разряда регистра 2 памяти, что вызывает единичный потенциал на выходе элемента ИЛИ 6, свидетельствующий об окончании цикла работы, С выходов шифратора 5 снимается код числа п по модулю 1.Таким образом обеспечивается контроль числа единиц двоичного кода по модулю Е на входах устройства. ЮФормула изобретения Устройство для обнаружения ошибок равновесного кода, содержащее элемент ИЛИ, выход которого является 15 первым выходом устройства, регистр сдвига, прямые выходы разрядов которого с н-го по (и-К+1) - й, где п и 1 - соответственно разрядность и вес входного кода, соединены с первого 23 по Е-й информационными входами регистра памяти соответственно, информационные входы регистра сдвига является информационными входами устройства, тактовый и управляющий входы 25 реГистра сдвига и вход обнуления регистра памяти являются соответственно тактовым, управляющим и пусковым входами устройства, о т л и ч а ю - щ е е с я тем, что, с целью расширения области применения за счет обес 474печения возможности определения типа ошибки, в устройство введены шифратор и группы элементов И, прямые выходы разрядов регистра сдвига с (и- -К)-го по первый соединены с информационными входами разрядов регистра памяти соответственно с (1+1)-го по п-й, инверсный выход первого разряда регистра сдвига соединен с первыми входами первых элементов И групп, выход каждого элемента И первой группы, кроме последнего, подключен к первым входам последующих элементов И первой и второй групп, инверсные выходы разрядов регистра сдвига с второго по и-й соединены с вторыми входами элементов И первой группы соответственно с первого по (п)-й, выходы разрядов регистра памяти с (п)-го по первый подключены к вторым входам элементов И второй группы соответственно с первого по (п)-й, выходы которых, выход (и)-го элемента И первой группы и выход и-го разряда регистра памяти подключены к соответствующим входам элемента ИЛИ, выходы разрядов регистра памяти и выход (и- -1)-го элемента И первой группы соет динены с соответствующими входами шифратора, выходы которого являются вторыми выходами устройства.