Преобразователь составных недвоичных равновесных сигналов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 51)4 С 08 С 19/28 ПИСАНИЕ ИЗОБРЕТЕНИ ВТОРСНОМУ СЮД ЕЛЬСТВ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) .Бородин Л.Ф. Введение в теорию помехоустойчивого кодирования. М.: Сов. радио, 1968, с.192.Авторское свидетельство СССР У 982054, кл. С 08 С 19/28, 198 1, (54) ПРЕОБРАЗОВАТЕЛЬ СОСТАВНЫХ НЕДВОИЧНЫХ РАВНОВЕСНЫХ СИГНАЛОВ (57) Устройство относится к автомати ке и может найти применение в системах автоматического управления, системах передачи телеметрической инфор мации, а также в системах связи, использующих многопозиционные многоуровневые составные сигналы. В процессе преобразования составных недвоичных равновесных сигналов,в устройстве исключается избыточность преобразованной информации, чем достигается повышение его информативности.Устройство содержит входной регистрсдвига, И блоков памяти, М пороговыхблоков, три преобразователя кода,элемент ИЛИ, выходной регистр сдвига,дополнительный блок памяти, блок умножения и сумматор. Каждый из блоковпамяти содержит элемент ИЛИ, переключатель и регистр памяти.ил.Подлежащий преобразованию исходный составной недвоичный сигнал вводится в ре 1.истр 1. Сложный сигнал из регистра 1 подается на совокупность блоков 2 памяти и на совокупность пороговых блоков 3. Исходный сигнал преобразуется в и-элементный двоичный составной сигнал с постоянным весом Р (в данном случае постоянный вес постоянное количество единичных сигналов) по правилу: если входной сигнал соответствующего порогового блока 3 нулевой, то и на выходе его также нулевой сигнал, в противном случае (вхЬдной сигнал - ненулевой) на выходе этого порогового блока единичный сигнал.Выходной сигнал порогового блока 3 подается на второй вход соответствующего блока 2 памяти, на один из входов преобразователя 4 кода.Выходной сигнал порогового блока 3 является управляющим для переключателя 13: нулевой управляющий сигнал соединяет вход переключателя 13 с соответствующим выходом порогового блока 3, единичный управляющий сигнал соединяет вход переключателя 13 .с соответствующим входом регистра 50 Устройство относится к автоматике и может найти применение в системах автоматического управления,передачи телеметрической информации,а также в системах связи, использующих многопозиционные многоуровневыесоставные сигналы,Целью изобретения является повышение информативности устройствапутем исключения избыточности преобразования,11 а чертеже представлена функциональная схема устройства.Устройство содержит входной регистр 1 сдвига, М блоков 2 памяти, Нпороговых блоков 3, первый преобразователь 4 кода, элемент ИЛИ 5, выходной регистр 6 сдвига, второй итретий преобразователи 7 и 8 кода,дополнительный блок 9 памяти, блок10 умножения, сумматор 11, каждыйблок 2 памяти состоит из элементаИЛИ 12, переключателя 13 и регистра14 памяти, вхоцы входного регистра1 являются вхоцами 15 устройства,выход выходного регистра 6 являетсявыходом 16 устройстваУстройство работает следующим образом. 5 1 О 15 20 25 30 35 40 14 памяти (этот вход последовательный). Таким образом, нулевой управляющий сигнал как бы "закорачивает"регистр 14 памяти, т,е. информацияиз предыдущего блока 2 памяти черезэлемент ИЛИ 12, переключатель 13поступает сразу же, минуя регистр14 памяти, на вход элемента ИЛИ 12следующего блока памяти, После такойкоммутации в Р блоках 2 памяти, соединенных с теми выходами регистра 1,по которым выдаются нулевые сигналы,вход соединен с выходом. В остальныхже п-р блоках 2 памяти вход соединяется с входом регистра 14 памяти,выход которого подключается к выходублока 2 памяти.В результате такой конструкцииформируется динамический (по номерамрегистров 14 памяти) регистр сдвига,в регистры 14 памяти которого записаны соответствующие ненулевые сигналы исходного сигнала. В целом можно заключить, что в блоках 2 хранится составной сигнал, состоящий изэлементарных сигналов, каждый изкоторых может принимать одно из шзначений. Этот сигнал поэлементновыводится через элемент ИЛИ 5 навход преобразователя 7 кода, в котором из последовательного сигналапреобразуется в параллельный. Этотпараллельный сигнал в преобразователе 8 кода так преобразуется, чтона его выходе формируется двоичныйпараллельный сигнал, код которогосоответствует коду входного недвоичного сигнала. В преобразователе 4кода входной двоичный составной сигнал (равновесный) пРеобразуют вдвоичный сигнал,В преобразователе 4 кода происхо" дит.преобразование кода постоянного веса в полный двоичный код, В преобразователе 7 кода происходит преобразование двоичного последовательного кода в двоичный параллельный код. В преобразователе 8 недвоичный код преобразуется в двоичный.Этот сигнал подается на одни входы блока 10 умножения, на другие входы которого из дополнительного блока 9 памяти подаетсяфсоответствующий сигнал, Код выходного сигналаблока 10 определяется произведениемкодов входных сигналов. Выходнойсигнал блока,10 подается на однивходы сумматора 11, на другие входы1264224 Составитель Б.Ходовдактор М.Циткина Техред Л.Сердюкова Корректор Е.Рошко; ПодписноСССРийд. 4/5 Пронэводственно"полиграфическое предприятие, г. Ужгород роектная," 1 которого подается выходной сигналпреобразователя 8. Код выходного сигнала блока 11 определяется суммойкодов входных сигналов. Выходной сигнал блока 11 запоминается в выходномрегистре 6. формула изобретения Преобразователь составных недвоичных равновесных сигналов, содержащий входной регистр сдвига, И блоков памяти, Ы пороговых блоков, первый преобразователь кода, элемент ИЛИ, выходной регистр сдвига, выходы вход ного регистра сдвига соединены с первыми входами соответствующих блоков памяти, через соответствующие пороговые блоки с вторыми входами блоков памяти и с соответствующими входами 20 первого преобразователя кода, первый и второй выходы каждого блока памяти, , кроме последнего, соединены с третьим и четвертым входами последующеаказ 5565/51 Тираж 515 ВНИИПИ Государственного комитет по делам изобретений и .откр 1 13035, Москва, Ж, Раушская наго блока памяти, выходы последнегоблока памяти соединены с соответствующими входами элемента ИЛИ, входывходного регистра сдвига являютсявходами устройства, выход выходногорегистра сдвига является выходомустройства, о т л и ч а ю щ и й с ятем, что, с целью повыщения информативности устройства путем исключенияизбыточности преобразования, в неговведены второй и третий преобразователи кода, дополнительный блок памяти, блок умножения и сумматор, выходэлемента ИЛИ через последовательносоединенные второй и третий преобразователи кода подключен к первымвходам сумматора, вторые входы которого соединены с выходами блока умножения, первые и вторые входы которого соединены соответственно с выходами дополнительного блока памятии первого преобразователя кода, выходы сумматора соединены с входамивыходного регистра сдвига.