Устройство для сопряжения центрального процессора с группой периферийных процессоров

СОЮЗ СОВЕТСКИХ СОЦИАЛИСТИЧЕСК 9 РЕСПУБЛ 114 С 06 7130 САНИЕ ИЗОБРЕТЕНИЯ ЕЛЬСТВ зова гер,ьсов. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ К АВТОРСКОМУ С 8(56) Авторское свидетельство СССРВ 1129599, кл. С 06 Г 3/04, 1984.Патент Японии В 58-57776,кл. С 06 Р 5/06, 3/ОО, 3/16, 1984.(54) УСТРОЙСТВО ДЛЯ СОПРЯМЯНИЯ ЦЕНТРАЛЬНОГО ПРОЦЕССОРА С ГРУППОЙ ПЕРИФЕРИЙНЫХ ПРОЦЕССОРОВ(57) Изобретение относится к вычисли.тельной технике, в частности к процессу обмена информацией между процессорами, и может быть исполь нодля органиэации параллельной работыпо кайалам с повышенной помехозащищенностью нескольких процессоров.Основным назначением изобретения является повышение надежности за счетобмена информацией с несколькими удаленными процессорами. Устройство содержит центральный процессор, группупериферийных процессоров, сдвиговыйрегистр, регистр, два блока памяти,два счетчика, два коммутатора, мультиплексор, триг синхронизатор,генератор импул 1 ил.Изобретение относится к вычислительной технике, в частности к процессу обмена информацией между ппоцессорами, и может быть использовано для организации параллельной рабо ть. по каналам с повышенной помехо 25 Чтение информации осуществляется из блока памяти, незадействованного п 1)и записи, под управлением счетчика 7, работающего от синхронизатора 10 с фиксированной частотой. Таким образом, появляется возможность осуществлять передачу данных между процессорами с различным быстродействием устройства ввода-вывода, Информация иэ блока памяти, подк.пюченного на чтение 0-триггером 8, поочередно из каждой зоны памяти считывается в виде одиночных битов через мультиплексор 9 и коммутатор 11 на регистр 12, где хранится в течение времени, необходимого для загрузки процессоров 14 и 15, Мультипгтексор 9 и коммутатор 11 под управлением второго счетчика 7 составляют систему распределения данных между защищенностью нескольких процессоров.Цель изобретения - повышение быстродействия,На чертеже представлена структурная схема устройства.Устройство содержит центральныйпроцессор 1, сдвиговый регистр 2,первый счетчик 3, первый коммутгтор 4,первый 5 и второй 6 блоки памяти,второй счетчик 7, триггер 8, мультиплексор 9, синхронизатор 10, второйкоммутатор 11, регистр 12, генератор 13 импульсов и группу периферийных процессоров 14 и 15.Предлагаемое устройство работаетследующим образом.Передаваемые данные от центрального процессора 1 поступают на сдвиговый регистр 2, с выхода которогов виде последовательного кода записываются в первый или второй блок .5или 6 памяти в зависимости от состояния П-триггера Ъ, которое задаетсяцентральным процессором 1, причем ЗОинформация раскладывается в памятипо зонам, закрепленным эа периферийными процессорами 14 и 15 с помощьюпервого счетчика 3. Такое построениесхемы записи в память позволяет Формировать последовательный код централизован для всех процессоров. процессорами из зоны памяти выбранной вторым счетчиком 7,Применение предлагаемого устройства позволяет осуществлять одновременную передачу данных от центрального процессора к нескольким периферийным процессорам по езависимымканалам связи, обладающим повышеннойпомехозащищенностью за счет веденияпередачи информации последовательным кодом,Формула изобретенияУстройство для сопряжения центрального процессора с группой перифери йных процессоров, содержащее два блока памяти, триггер, мультиплексор, генератор импульсов и синхронизатор, причем информационный вход триггера подключен к выходу выборных центрального процессора, выход генератора импульсов соединен с входом синхронизатора, первый выход которого соединен с синхровходом триггера, единичный выход которого соединен с входом записи-считывания первого блока памяти, информационный выход которого соединен с первым информационным входом мультиплексора, второй информационный вход мультиплексора соединен с информационным выходом второго блока памяти, вход записи-считывания которого соединен с нулевым выходом триггера, тактовый вход мультиплексора соединен с вторым выходом синхронизатора, отличающееся тем, что, с целью повышения быстродействия, в него введены сдвиговый регистр, два счетчика, регистр и два коммутатора, причем информационный вход сдвигового регистра подключен к инФормационному выходу центрального процессора, информационные входы первого и второго счетчиков подключены к первому и второму адресным выходам центрального процессора, группа информационных выходов регистра подключена к информационным входам периферийных процессоров группы, единичный и нулевой выходы триггера соединены с первым и вторым управляющими входами первого коммутатора соответственно, первый и второй информационные выходы которого соединены с адресными входами первого и второго блоков памяти соответственно, информационные входы которых соединены12609 б 8 Составитель С.ПестмалТехред П.Олейник Корректор Редактор Л.Пчелинская борска 671 Подписно твенного комитета СССР бретений и открытий Ж, Раушская наб., д Заказ 5233 50 Тир ВНИИПИ Госуда по делам и 113035, Москвл.Проектная, 4 роизводственно-полиграфическое предприятие, г.укг с информационными выходами сдвигового регистра, группа информационныхвходов регистра соединена с группойинформационных выходов второго коммутатора, информационный вход которого соединен с информационным выходом мультиплексора, управляющийвход которого соединен с управляющим входом второго коммутатора, выходом второго счетчика и первым информационным входом первого коммутатора, второй информационный вход которого соединен с выходом первого счетчика, третий и четвертый выходысинхронизатора соединены с тактовымвходом второго коммутатора и синхровходом второго счетчика соответстВенно,