Устройство для вычисления тригонометрических функций

СОЮЗ СОВЕТСКИХсоцИАлистическихРЕСПУБЛИК 646 09) 11 4 С 06 Р 77548 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ Е ИЗОБРЕТЕНСВИДЕТЕЛЬСТВУ(57) Изобретение отно лительной технике и м зовано в специализиро(56) Авторское свидетельство СССРВ 978145, кл, С 06 Р 7/548, 1980,Байков В.Д., Смолов В.Б. Аппаратная реализация элементарных функцийв ЦВМ. - Л.: 1975, с. 77, рис. 25 б.(54) УСТРОЙСТВОГОНОМЕТРИЧЕСКИХ ится к вычист быть испол ниах. ерсальных вычислитель ель изобретения - пав одействияЦель дост чет применения специ де устранены нули. Ус ит регистр 2 адреса, яти, коммутатор 4, на умматоры 5 и 13, буфе и 6 и 8, сдвигатель лементов И 10 и 11, г ов ИЛИ 12, схему 14 с ных машиышение бы т илеДЛЯ ВНЧИСЛЕНИЯ ТРИфУИКЦИЙ равнения,ОПИСАН И Н АВТОРСКОМУ игается за ального кода, тройство содерблоки 3 и 7 пакапливающие рные регист 9, группы руппу элеме123646Изобретение относится к вычислительной технике и может быть использовано в специализированных и универсальных вычислительных машинах.Целью изобретения является повышение быстродействия.На чертеже представлена блок-схема устройства.Устройство содержит вход 1 аргумента, регистр 2 адреса, блок 3 памяти, коммутатор 4, накапливающийсумматор 5, буферный регистр 6,блок 7 памяти, буферный регистр 8,сдвигатель 9, группы элементов И 10и 11, группу элементов ИЛИ 12, на. капливающий сумматор 13, схему 14сравнения, элемент И 15, входы 16-19,Устройство работает следующим образом,В первом такте аргумент х, содержащий (и+1) разряд, где п - числоразрядов аргумента, и один управляющий разряд записываются в регистрадреса, Старшие тп разрядов, включаяуправляющий разряд, поступают на пер- двый блок 3 памяти, где в зависимости от состояния управляющего разрядасчитывается либо эхпх, либо совх.Для определенности вычисляется функция зарх, чему соответствует 0 в30управляющем разряде, Тогда в первомтакте считывается вднх , где х,1-обозначение (ш) старших разрядов аргумента. По сигналу, поступающему навход 11, коммутатор пропускает з 1 пхна сумматор и записывает его как начальное условие,Во втором такте в регистр 2 записывается аргумент х, содержащий в управляющем разряде 1. Старшие ш разрядов аргумента поступают на первыйблок памяти, а младшие (и+1-ш) разрядов - на второй блок памяти, Посигналу, поступающему на вход устройства 18, в регистр 6 записывается величина созх из первого блока памяти,иэ второго блока памяти в регистр 8записывается величина ьх перекодирования в специальный код, где ьх -(и+1-ш) младших разрядов аргумента.5 ОСпециальный код представляет собойкод, в котором устранены нулевые разряды. В этом коде каждая цифра содержит (1+1) разряд. В 1 разрядах записывается число, соответствующее копи 55честву нулей предшествующих значащейцифре, а в (+1) разряде записывается сама значащая цифра. Для того,чтобы количество нулей в исходном 5 3числе было больше, оно предварительно преобразуется из двоичного кода в знакоразрядный двоичный код. При этом . значащими цифрами являются +1 или -1. В 2-ь 1 разряде при наличии +1, записывается О, а при -1 записывается 1. Например, пусть задано число 0,01110110. Промежуточная Форма в энакораэрядной системе 0.10001010. Окончательно в форме специального кода получают 0000, 0111, 0011 1110, Хотя в промежуГточной форме три значащих разряда, в специальном коде имеются четыре значащих разряда. Это необходимо из следующих обстоятельств. Специальный код не имеет средств для обозначения нуля. Если промежуточный код оканчивается нулями, в промежуточную форму добавляется такое число нулей, какое максимальное число без единицы может записано быть в Г разрядах В последнем (1+1) разряде ставится значащая единица, В этом случае сдвиг практически на двойную длину выводит число за разрядную сетку и добавочная значащая единица не,оказывает влияния на вычисления. Преобразуя обратно в промежуточную форму специальный код, получают .0,10001010, 0000001.Так как спецкод эквивалентен знакоразрядному двоичному коду, то онПсодержит (+1) значащих разрядов2 Ргде ш - разрядность младшей частичисла. Для представления количестванулей необходимо 1 оя щ , таким. образом, общее число бит сйецкода равно ь 1:(1 ос ш +1) ( -г +)й 2При этом ь =16 (ш=8 и ш =8),откуда И=20.Самым неблагоприятным будет код 0,101010 О, которому соответствует спецкод 0010010000001001110. В регистр 8 считывается весь код сразу, Старшие три разряда поступают на сумматор 13 и сдвигатель 9. Значащий (четвертый) оазряд поступает нагруппы элементов И О иВ третьем такте происходит умножение созх, хранящегося в регистре6, на старший разряд ах, хранящийсяв регистре 8. С этой целью 1 старших разрядов спецкода поступают навход сдвигатепя 9, на другой вход которого поступает величина созх , Возависимости от величины числа, заТираж 67 Подписное ВНИИПИ Заказ 309/5 Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4 3236 писанного вбитах текущего разряда спецкода, величина созх умножается на 2" . На первом выходе сдвигателя появляется инверсия величины совх, поступающая из регистра 6, сдвинутая на (Т. +) разряд, на втором выходе выдается эта же величина в прямом коде, В зависимости от сос" тояния (1+1) бита текущего разряда спецкода открываются элементы И пер вой группы 10-1 в (1+1) бите или элементы И второй группы 11-0 в (1+1) бите.Через группу элементов ИЛИ инверсия или прямой код сдвинутой величины созх поступает через коммутатор на вход сумматора 5. По сигналу, . поступающему на вход устройства 16 и появляющемуся на выходе элемента 15, происходит сложение величин с выхода коммутатора и содержимого сумматора 5, сложение содержимого сумматора 3 со старшими 1 битами разряда спецкода из регистра 8 и запись сдвинутого числа, хранящегося в ре гистре 6, с выхода прямого кода сдвигателя 9 в регистр 6.Затем вновь подается сигнал на вход 16 и действия третьего такта повторяются. Это происходит до тех пор, пока величина в накапливающем сумматоре 13 не окажется равной или больше 1 , Тогда на выходе схемы сравнения формируется логический нуль и работа устройства прекращается, В сумматоре 5 формируется ис 35 комая величина функции з 1 пх или созх,Формула изобретения 40Устройство для вычисления тригонометрических функций, содержащее регистр адреса, первый блок памяти, два буферных регистра, первую группу элементов И и первый накаплива 45 ющий сумматор, причем вход аргумента устройства соединен с информационным входом регистра адреса, выход которого соединен с адресным входом первого блока памяти, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены второй блок памяти, второй накапливаюший сумматор, вторая группа элементов И, группа элементов ИЛИ,коммутатор, сдвигатель, схема сравнения и элемент И, причем выход регистра соединен с адресным входомвторого блока памяти, выход которогосоединен с информационным входомпервого буферного регистра, выходтрех старших разрядов которого соеди . нен с информационным входом первогонакапливающего сумматора и управляющим входом сдвигателя, а выход младшего разряда - с первыми входами элементов И первой и второй групп, вторые входы которых соединены с инверсным и прямым выходами разрядов сдвигателя, информационный вход которого соединен с выходом второго буферного регистра информационные входыпервой и второй групп которого соединены соответственно с прямым выходомсдвигателя и выходом первого блокапамяти, выход которого подключен кпервому информационному входу коммутатора, второй информационный иуправляющий входы которого соединенысоответственно с выходами элементов ИЛИ группы и установочным входомначальной установки второго накапливающего сумматора, информационный,вход и тактовый вход которого соеди; иены соответственно с выходом коммутатора и выходом элемента И, выход ко"торого подключен к тактовым входам первого накапливающего сумматора ипервого и второго буферных регистров,входы разрешения записи первого ивторого буферных регистров соединены с входом задания режима устройства, тактовый вход которого соединен с первым входом элемента ИЛИ,второй вход которого соединен с выходом схемы сравнения, первый и второйвходы которой соединены соответственно с выходом первого накапливающего сумматора и входом задания максимального числа в заданной разрядности устройства, выход которогосоединен с выходом второго накапливающего сумматора, выходы элементов И первой н второй групп соединены соответственно с первыми и вторыми входами элементов ИЛИ группы.