Устройство для реализации алгоритма волдера

(51)4 О 0 548 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТЮОПИСАНИЕ ИЗОБРЕТЕНИЯ АВТОРС У СВИЩЕПЛЬСТВ(56) Балков В.Д., Смолов В.Б. Аппара турная реализация элементарных, функций в ЭВМ, Л.: изд-во ЛГУ, 1975, с. 71, рис. 21(г,а).Авторское свидетельство СССР У 813421, кл. С 06 Р 7/548, 1978. (54) УСТРОЙСТВО ДЛЯ РЕАЛИЗАПИИ АЛГОРИТМА ВОЛДЕРА(57) Устройство относится к области вычислительной техники и позволяет сократить время вычисления амплитуды и фазы за счет табличной организации величины второго этапа при реализации рекуррентных соотношений по алгоритму Волдера, при этом фаза вычисляется во всем диапазоне ее представления. Устройство содерзит и итерационных блоков, калдый иэ которых содержит два сумматора-вычитателя и блок памяти. После выполнения и итераций на выходе первого сумматора-вычитателя итерационного блока сформируется значение амплитуды сигнала, на выходах знакового разряда итерационных блоков сформируется состояние, однозначно определяющее значение фазы от 0 до 90 , а кодо на входах ординаты и абсциссы определяет номер квадранта. 1 ил.1 1Изобретение относится к областивычислительной техники и может бытьиспользовано в специализированныхвычислителях для определения величины амплитуды и фазы сигнала, представленного его квадратурными составляющими,1 ель изобретения - повышение быстродействия вычисления амплитудыи фазы за счет табличной организации величины второго этапа при реализации рекуррентных соотношений поалгоритму Волдера и расширение функциональных возможностей за счет воэможности вычисления фазы, на всемдиапазоне ее представления.На чертеже приведена структурнаясхема устройства,Устройство содержит И итерационных блоков (1-1,1-2 1 -и), каж.дый из которых содержит первый 2 ивторой 3 сумматоры-вычитатели, имеющие общий управляющий вход 4, первыеинформационные входы 5 и 6 соответственно первого и второго сумматоров-вычитателей, вторые информационные входы 7 и 8 соответственно первого и второго сумматоров-вычитателей, выход 9 знакового разряда, вто 4рого сумматора-вычитателя, выходы пер."вого 10 и второго 11 сумматоров-вычи.тателей, блок 12 памяти, входы знакаординаты 13 и абсциссы 14 устройствавходы абсциссы 15 и ординаты 16 устройства, выход 17 амплитуды сигналаи выход 18 кода фазы сигнала.Устройство работает следующим образом.Абсолютные значения квадратурныхсоставляющих входного сигнала поступают на входы 15 (х) и 16 (у) первого итерационного блока, а их знаки -на вход 13 (здп у) того же блока ивход 14 (а 1 р х) устройства,В каждом итерационном блоке осуществляются следующие вычисления; = у - 2, х; адах = х.+ 2. 818 ппричем первое реализуется сумматором-вычитателем 3, а второе - сумматором-вычитателем 2.После выполнения,л итераций нафвыходе 10 последнего блока сформируется значение амплитуды сигнала, а на выходах 9 итерационных блоков сформируется состояние, однозначно определяющее значение фазы в пре 206776 делах от 0 до 90 , а на входе 13 первого итерационного блока и входе 14 устройства - комбинация. также однозначно определяющая номер квадрата, которому соответствует мгновенное значение фазы сигнала.В целом, установившаяся двоичная комбинация на входе 13 первого операционного блока, на входе 14 устройства и на выходах 9 всех итерационных блоков однозначно определяет значение фазы сигнала в диапаэоОне от 0 до 360 . Эта двоичная комбинация подается на адресные входы блока 12 постоянной памяти, определял тот адрес, по которому хранится мгновенное значение фазы сигнала, заданного исходными квадратурными составляющими. 51015О Формула изобретения Устройство для реализации алгоритма Волдера, содержащее И итерацион"ных блоков Ь- число итераций),каждый из которых включает два сумматора-вычитателя, причем выходы перного и второго сумматоров-вычитателей-го итерационного блока (=1, Ь -1)соединены с первыми входами соответственно первого и второго сумматороввычитателей (+1)-го итерационногоблока непосредственно и с вторымивходами первого и второго сумматороввычитателей ( +1)-го итерационного З 5 .блока со сдвигом наразрядов в сто"рону младших разрядов, первые входыпервого и второго сумматоров-вычи-тателей первого итерационного блокасоединены соответственно с входами 4 О абсциссы и ординаты устройства, вторые нкоды первого и второго сумматоров-вычитателей первого итерационного блока соединены соответственнос входами ординаты и абсциссы устрой5 ства, выход первого сумматора-вычитателя И -го итерационного блока является выходом амплитуды сигналаустройства, о т л и ч а ю щ е е с ятем, что, с целью повышения быстро О действия вычисления, в него дополнительно введен блок памяти, причемуправляющие входы первого и второгосумматоров-вычитателей (1 +1)-го итерационного блока соединены с выходом 55 знакового разряда второго сумматоравычитателя 1 -го итерационногоблока,управляющие входы первого и второгосумматоров-вычитателей первого итера.оставитель С. Куликов ехред . З.Палий Корректор едактор В. Иванова бруч 673ого комитетаий и открытийРаушская наб,каз 8714 5 Подписное Тираз Государствен елам изобрете Москва, Ж,ВНИИПИ п 303д. 4/5 ал ППП "Патент", г. Ултород, ул. Проектная,3 1206776 4ционногоблока соединены с входом ройства, а вход-го разряда адреса знака ординаты устройства, вход зна- блока памяти (=1,И) соединен с вы 1 ка абсциссы устройства подключен к ходом знакового разряда второго сумвходу (я +2)-го старшего разряда ад- матора-вычитателя-го итерационреса блока памяти, вход ( н +1)-гоного блока, выход блока памяти явля- старшего разряда адреса которого сое- ется выходом кода фазы сигнала устдинен с входом знака ординаты уст- ройства.