Синхрогенератор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 05 19) Я ц 4 Н 04 1 х 5/06 РЕТЕНИЯВУ ЕЛ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ОПИСАНИЕ К АВТОРСКОМУ СВ(54) (57) СИНХРОГЕНЕРАТОР, содержащий последовательно соединенные фазовыйдетектор, фильтр нижних частот, генератор,управляемый напряжением, счетчик импульсов горизонтальной дискретизации, а такжевыходной формирователь, первый и второйвыходы которого соединены с вторым входом счетчика импульсов горизонтальнойдискретизации и первым входом фазовогодетектора соответственно, счетчик импульсов вертикальной дискретизации, первый ивторой входы которого соединены с третьим космических исследований вский политехнический ини четвертым выходами выходного формирователя соответственно, второй вход фазового детектора является входом сигнала внешней синхронизации, пятый выход выходного формирователя является выходом синхрогенератора, отличающийся тем, что, с целью расширения функциональных возможностей путем расширения набора формируемых сигналов при произвольном стандарте разложения, введены первый и второй блоки памяти, контроллер памяти, а также первый и второй селекторы адреса, первые входы которых соединены с выходами счетчика импульсов горизонтальной дискретизации и счетчика импульсов вертикальной дискретизации соответственно, вторые входы - с первым и вторым выходами контроллера памяти соответственно, а выходы - с первыми входами первого и второго блоков памяти соответственно, вторые входы которых соединеныс третьим и четвертым выходами контроллера памяти соответственно, а выходы - с первым и вторым входами выходного формирователя соответственно, при этом управляющий вход контроллера памяти является входом управляющего сигнала.5 10 15 20 25 30 35 40 45 50 Изобретение относится к телевизионной технике и может использоваться в передающих телевизионных системах, а также в системах обработки изображений телевизионного типа.Цель изобретения - расширение функциональных возможностей синхрогенератора путем обеспечения произвольной формы выходных сигналов и произвольного стандарта разложения,На фиг. 1 представлена структурная электрическая схема синхрогенератора; на фиг. 2 - структурная электрическая схема блока памяти, не требующего использования селектора адреса.Синхрогенератор (фиг. 1) содержит фазовый детектор (ФД) 1, фильтр нижних частот (ФНЧ) 2, генератор 3, управляемый напряжением (ГУН), счетчик 4 импульсов горизонтальной дискретизации, счетчик 5 импульсов вертикальной дискретизации, первый 6 и второй 7 блоки памяти, выходной формирователь 8, контроллер 9 памяти, первыйО и второй 11 селекторы адреса.Блоки 6 и 7 памяти по второму варианту выполнения (фиг. 2) содержат дешифратор 12 адреса записи, матрицу 13 памяти и мультиплексор 14 чтения.Синхрогенератор (фиг. 1) работает следующим образом. На второй вход ФД 1 поступает сигнал внешней синхронизации (при работе в ведомом режиме), а с выхода ФД 1 через ФНЧ 2 управляющий сигнал поступает на вход ГУН 3, подстраивая его частоту под частоту сигнала внешней синхронизации. Частота ГУН 3 определяется из выраженияХгде Ы.-количество элементов разложения водной строке изображения;Н в вре развертки строки изображения. Деление частоты ГУН 3 до частоты строчной развертки осуществляется счетчиком 4 импульсов горизонтальной дискретизации, а число строк разложения определяется модулем счета счетчика 5 импульсов вертикальной дискретизации. Модули счета счетчиков 4 и 5 импульсов горизонтальной и вертикальной дискретизации определяются информацией, записанной в первом 6 и во втором 7 блоках памяти, выходные сигналы которых через выходной формирователь 8 поступают на первые входы (входы сброса) счетчиков 4 и 5 импульсов горизонтальной и вертикальной дискретизации. Информация о форме выходных сигналов синхрогенератора и стандарте разложения вводится в первый 6 и второй 7 блоки памяти через контроллер 9 памяти, например, из ЭВМ. При этом для перекл 1 очения режимов записи и чтения первого 6 и второго 7 блоков памяти и коммутации адресов записи - чтения служат первый 10 и второй 11 селекторы адреса, на первые входы которых поступают адреса чтения с выходов счетчиков 4 и 5 импульсов горизонтальной дискретизации и вертикальной дискретизации, а на вторые входы поступают адреса записи и сигнал включения режима записи с первого и второго выходов контроллера 9 памяти, с третьего и четвертого выходов которого на вторые входы первого 6 и второго 7 блоков памяти. поступает информация, подлежащая записи в указанные блоки, которая при считывании поступает на первый и второй входы выходного формирователя 8, представляющего собой логическую схему для преобразования последовательности считанных из первого 6 и второго 7 блоков памяти данных в выходные сигналы и сигналы обратной связи, определяющие модули счета счетчиков 4 и 5 импульсов горизонтальной и вертикальной дискретизации. Кроме этого, с первого выхода выходного формирователя 8 на первый вход ФД 1 поступает сигнал обратной связи. Например, при использовании в качестве такого сигнала импульсов с частотой кадров возможна подстройка частоты синхрогенератора под частоту сети с целью устранения асинхронной помехи.Количество значащих разрядов счетчика 4 импульсов горизонтальной дискретизации определяется из расчета требуемой точности отображения по формуле:К = 1 одгХ+0,5 ,гдеК-количество значащих разрядов счетчика 4 импульсов горизонтальной дискретизации;М- количество дискретных элементовразложения строки изображения;" - операция выделения целой части числа.Количество значащих разрядов счетчика 5 импульсов вертикальной дискретизации определяется требованиями телевизионного стандарта, на который настроен синхрогенератор, по формулеМ =одг 1-+ 0,5 .гдето-количество значащих разрядов счетчика 5 импульсов вертикальной дискретизации;- - количество строк в кадре разверткиданного телевизионного стандарта;3."1 - операция выделения целой части числа.Влияние времени программирования синхрогенератора на непрерывность формирования выходных сигналов можно полностью исключить, применив блоки памяти, построенные по представленной на фиг. 2 структурной электрической схеме. Основное отличие данного блокаот аналогичного, показанного на фиг. 1, состоит в отсутствии селектора адреса и наличии отдельных дешифратора 12 адреса записи и мультиплексора 14 чтения. Благодаря этому чтение и запись матрицы 13 памяти выполняются независимо1190540 От У пп 4 Ю Составитель Л. СтасенкоТехред И. Верес Корректор М. СамборскаяТираж 658 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж - 35, Раушская наб., д. 4/5Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 Реда кто р С. Лыж о ва Заказ 7005/60 друг от друга по разным адресам. С выходов дешифратора 12 записи снимаютсй непосредственно адреса записи ячеек памяти матрицы 13, а к входам мультиплексора 14 чтения подключ ены выходы ячеек чтения.Таким образом, блоки памяти в предложенном синхрогенераторе выполняют функции дешифраторов и мультиплексоров, задаюших форму выходных сигналов и модуль счета счетчиков 4 и 5 импульсов горизонтальной и вертикальной дискретизации (стандарт разложения), но в отличие от аналогичных устройств имеется возможность оперативно в процессе работы изменять параметры синхрогенератора путем изменения содержимого блоков памяти.