Устройство для имитации отказов дискретной аппаратуры

(54)(57) УСТРОЙСТВО ДЛЯ ИМИТАЦИИ ОТКАЗОВ ДИСКРЕТНОЙ АППАРАТУРЫ, содержащее блок памяти, регистр, дешифратор дефекта, формирователь дефекта и коммутатор, причем выходы коммутатора образуют группу информационных выходов устройства, группа информационных входов устройства соединена с первой. группой информационных входов коммутатора, группа выходов формирователя дефекта соединена с второй группой информационных входов коммутатора, информационные выходы блока памяти соединены с информационными входами регистра, выходы которого соединены с входами дешифратора дефекта, выходы которого соединены с входами формирователя дефекта, о т л ич а ю щ е е с я тем, что, с целью расширения его функциональных возможностей за счет обеспечения режима имитации сбоя, в него введены блок задания режима имитации, схема сравнения, элемент НЕ, элемент ЯО 118 97 ИЛИ, элемент И, элемент задержки,счетчик циклов и дешифратор номераканала, причем группа выходов задания номера канала блока задания режима имитации соединена с группойвходов дешифратора номера канала,выходы которого соединены с управляющими входами коммутатора, группавыходов номера цикла блока заданиярежима имитации соединена с первойгруппой информационных входов схемы сравнения, выход которой соединен с первым входом элемента И,тактовый вход устройства соединенсо счетным входом счетчика циклови через элемент НЕ - с тактовымвходом схемы сравнения, группаинформационных выходов счетчикациклов соединена с второй группойинформационных входов схемы сравнения, выход сбоя блока задания режима имитации соединен с вторым входом элемента И, выход которогосоединен с первым входом элемента ИЛИ и через элемент задержки -с входами обнуления счетчика циклов и регистра, выход отказа блоказадания режима имитации соединенс вторым входом элемента ИЛИ, выход которого соединен с входом обращения блока памяти и стробирующимвходом дешифратора номера канала,группа адресных выходов блока задания режима имитации соединена сгруппой адресных входов блока памя 118397245 Изобретение относится к вычислительной технике, в частности к устройствам, имитирующим сбои и отказы аппаратных средств вычислительных систем, и может быть использовано при отладке и контроле аппаратно-программных средств вычислительной системы, предназначенных обеспечивать защиту системы от сбоев и отказов.Цель изобретения - расширение функциональных возможностей устройства эа счет обеспечения режима имитации сбоев.На чертеже приведена структурная схема предлагаемого устройства.Устройство состоит из коммутатора 1, дешифратора 2 номера канала, формирователя 3 дефекта, счетчика 4 циклов, элемента НЕ 5, схемы 6 сравнения, элемента И 7, элемента ИЛИ 8 элемента 9 задержки, блока 10 задания режима имитации, блока 11 памяти, регистра 12, дешифратора 13 дефекта.Устройстно работает следующим образом.Пользователь информационные входы и выходы устройства подключает к соответствующим выходам и входам дискретной аппаратуры, в которую необходимо внести дефект, а тактовый вход устройства соединяет с синхронизирующим выходом указанной дискретной аппаратуры.Перед пуском контролируемой аппаратуры с блока 10 задания режима имитации заказывается номер канала, в котором необходимо имитировать дефект, режим имитации (отказ или сбой), адрес ячейки блока 11 памяти, в которой хранится н соответствующем масштабе тестовое воздействие и, в режиме имитации сбоя, номер цикла работы аппаратуры, н течение которого требуется имитировать дефект. Перечисленные признаки хранятся в блоке 10 задания режима имитации в течение всего включения контролируемой аппаратуры.Информация, содержащая номер коммутируемого канала, с группы выходов задания номера канала блока 10 задания режима имитации поступает.на входы дешифратора 2 номера канала. Номер цикла работы, в ходе которого требуется имитировать сбой, задается с группы выходов 1 О 15 О 25 30 35 40 50 55 номера цикла с блока 10 задания режима имитации и поступает на первые информационные входы схемы 6 сравнения, нторые информационные нходы которой связаны с информационными выходами счетчика 4 циклов, функционирование которого происходит при поступлении импульсов на счетный вход счетчика 4 с тактового нхода устройства, подключенного к соответствующему выходу контролируемой дискретной аппаратуры. Этими же импульсами, поступающими через элемент НЕ 5 на тактовый вход схемы 6 сравнения, производится опрос схемы 6 сравнения. При равнозначности информации, поступающей на первые и нторые информационные входы схемы 6 сравнения, на выходе последней формируется сигнал, поступающий на первый вход элемента И 7, второй вход которого является выходом сбоя блока 10 задания режима имитации. Сигнал, формируемый на выходе элемента И 7, поступает на первый вход элемента ИЛИ 8 и через элемент 9 задержки - на входы обнуления счетчика 4 циклов и регистра 12. На второй вход элемента ИЛИ 8 поступает сигнал о наличии режима имитации отказа с выхода блока 10, с адресных выходов которого информация поступает на адресные входы блока 11 памяти, на вход обращения которого поступает сигнал, формируемый на выходе элемента ИЛИ 8 и служащий для стробирования как блока 11 памяти, так и дешифратора 2 номера канала, выходы которого подключены к управляющим входам коммутатора 1. Информация с выходов блока 11 памяти через регистр 12 поступает на входы дешифратора 13 дефекта, в результате чего возбуждается один из выходов дешифратора 13 дефекта, Посредством сигнала, появляющегося на одном из выходов дешифратора 13 дефекта, являющихся входами формирователя 3 дефекта, на выходе формирователя генерируется дефектзаказанного пользовате лем вида,напримеробрыв,короткое замыкание,тактовая частота, одиночный импульс ит.д.Сгенерированный дефектпоступает навторую группуинформационыых входов коммутатора 1 и далее на заказанный выход устройства.1183972 Составитель И. Сигаловактор П. Коссей . Техред С.Мигунова Корректор Г.Решет Заказ 6272/49ВН 113 ал ППП "Патент", г. Ужгород, ул, Проектна Тираж 709 ИИПИ Государственног по делам изобретений