Дешифратор на кмдп-транзисторах

(2 о СССР1979.Бйа 1 с,Зц 1-Ац с е СУДАРСТВЕННЫЙ НОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К АВТОРСКОМУ(54)(57) ДЕЩИфРАТОР НА ИЩП-ТРАНЗИСТОРАХ, содержащий параллельную группу транзисторов первого тина проводимости, стробирующий транзисторпервого типа проводимости, установочный транзистор второго типа проводимости, фиксирующий транзистор второго типа проводимости и выходной каскад, состоящий из первого и второготранзисторов второго типа проводимости и третьего транзистора первоготипа проводимости, истоки транзисто-ров параллельной группы соединены со стоком стробирующего транзистора,затворы - с соответствующими входамидешифратора, а стоки - со стокамйустановочного и фиксирующего транзисторов и затворами первого и треть"его транзисторов выходного каскада,стоки которых объединены и подключены к затвору фиксирующего транзистора, стоку второго транзистора выходного каскада и выходу дешифратора,истоки первого и второго транзисторов выходного каскаДа соединены сшиной источника питания и истокамиустановочного и фиксирующего транзисторов, затвор второго транзистора выходного каскада соединен с-тактовой шиной и затвором стробирующего транзистора, исток которого соединен с общей шиной, о т л и ч аю щ и й с я тем, что, с целью повышения быстродействия, исток третьего транзистора выходного каскадасоединен с истоками транзисторовпараллельной группы, а затвор установочного транзистора подключен ктактовой шине.11809Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствахна КМДП-транзисторах для дешифрацииадресных сигналов. 5Цель изобретения - повышение быстродействия устройства.На чертеже представлена принципиальная электрическая схема дешифратора. 10Дешифратор содержит группу 1 соединенных параллельно транзисторовпервого типа проводимости, стробирующцй транзистор 2 первого типапроводимости,установочныйтранзистор.153 второго типа проводимости, фиксирующий транзистор 4 второго типа проводимости, выходной каскад, состоящий из первого и второго транзисторов 5 и 6 второго типа проводимости 20, и третьего транзистора 7 первоготипа проводимости, входы 8, выход 9,тактовую шину 10, шину 11 источникапитания, и общую шину 12, причем истоки транзисторов параллельной группы 1 соединены со стоком стробирующего транзистора 2, затворы - с входами 8 дешифратора, стоки - со сто"ками уСтановочного и Фиксирующеготранзисторов 3,4 и затворами первого 30и третьего транзисторов 5 и 7 выходного каскада, стоки которых соединены с затворами фиксирующего транзистора 4, стоком второго транзистора 6 выходного каскада и выходом 9дешифратора истоки первого и второго транзисторов 5 и 6 выходного каскада соединены с шиной 11 источникапитания и истоками установочного ификсирующего транзисторов 3 и 4,затвор установочного транзистора 3соединен с тактовой шиной 10 и затвором стробирующего транзистора 2,исток которого соединен с общей шиной 12, исток третьего транзистора 7 45выходного каскада соединен с истоками транзисторов группы 1, а затворвторого транзистора 6 выходного каскада соединен с тактовой шиной 10.Дешифратор работает следующим образом,В режиме хранения (статический режим) на тактовую шину 10 подают потенциал логического нуля. На шине11 источника питания поддерживаютпотенциал логической единицы, а 74 2на общей шине 12 - потенциал логического нуля. При этом стробирующий транзистор 2 закрыт, а установочный транзистор 3 - открыт. В результате независимо от состояния транзисторов группы 1 на стоке установочного транзистора 3 устанавливается потенциал логической единицы. При этом первый транзистор 5 выходного каскада оказывается закрытым по затвору, а транзистор 7 - закрытым по истоку. Поскольку потенциал тактовой шины 10 равен логическому нулю, то второй транзистор 6 выходного каскада оказьвается открытым. В результате на выходе 9 дешифратора устанавливается потенциал логической единицы.В режиме выборки информации на тактовую шину 10 подают потенциал логической единицы, а на всех выходах 8 дешифратора поддерживают потенциалы логического нуля. При этом установочный транзистор 3, второй транзистор 6 выходного каскада и все транзисторы группы 1 оказываются закрытыми, а стробирующий транзистор 2 - открытым.В результате потенциал на стоке установочного транзистора 3 остает" ся на прежнем уровне, а потенциал на стоке стробирующего транзистора 2 уменьшается до уровня логического нуля. При этом открывается третий транзистор 7 выходного каскадаи . потенциал на выходе 9 дешифратора уменьшается до нуля. фиксирующий транзистор 4 открывается, и потенциал на стоке этого транзистора 4Фиксируется на уровне логической ,единицы.В режиме невыборки информации на тактовую шину 10 и хотя бы наодин из входов 8 дешифратора пода-. ют логический потенциал логической единицы. При Этом открьвается хотя бы один из транзисторов группы 1, и уменьшение потенциала на стоке стробирующего транзистора 2 приводит к уменьшению потенциала на стоке установочного транзистора 3. В результате открьвается первый транзистор 5 выходного каскада, и выход .9 дешифратора оказывается подключенным к шине 11 питания.1180974 Составитель Ю.Плужниковедактор П.Коссей Техред А.Бабинец Корректор И.Розма Зака Патент филиал Ужгород, ул, Проектн 32/51 Тираж 583 ВНИИПИ Государственногпо делам изобретений 3035, Москва, Ж, Рауш Подписноекомитета СССРи открытийкая наб., д. 4/5