Устройство для извлечения квадратного корня

(19) .4.(51 С Об Г. 7/5 ЕНИ мов тельство СССР552, 1981.ппсс 3.опз уе 1гопы.сз" 48тотип) . ва. ГОСУДАРСТВВНИЫЙ КОМИТЕТ СС ОО ДЕЛАМ ИЗОЬРЕП:НИЙ И ОТКР САЙКЕ ИЗОБР(54) (57) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее первь блок памяти, первый сумматор, о т - л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем получения возмож ности вычисления функции Я- апоРмимо функцииИ, оно дополнительно: содержит второй блок памяти,первый и второй коммутаторы, второй сумматор, элемент НЕ, элемент И, две гру пы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вход выбора режима устройства соединен с управляющими входами первого и второго коммутаторов и первым входо элемента И, выход которого соединен с первыми входами элементов ИСКЛЮЧАВ ЩЕЕ ИЛИ первой группы и входом переноса младшего разряда первого сумматора, разрядные входы первого слагаемого которого соединены соответственно с выходами элементов ИСКЛЮЧА 10 ЩЕЕ ИЛИ первой группы, вторыевходы которых соединены соответственно с выходами первого коммутатора,выход старшего разряда которого соединен с первыми входами элементовИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, входом переноса младшего разряда второго сумматора и входом элемента НЕ,разрядные входы первого слагаемоговторого сумматора соединены соответственно с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, вторыевходы которых соединены соответственно с выходами второго коммутатора,выход 1-го разряда первого блокапамяти соединен с 1 -м и (1-1)-м информационными входами второго коммутатора (1:1, и, где и - разрядностьоперандов), адресные входы первогоблока памяти соединены соответственно с выходами первого сумматора,выход элемента НЕ соединен с вторымвходом элемента И, выходы второгосумматора соединены с адресными входами второго блока памяти, вход 1,-горазряда операнда устройства соединенс-м и (1+1)-.м входами первого коммутатора, входы второго слагаемогопервого и второго сумматоров соединены с шиной логического нуля устройст 1160403Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах специализированных вычислительныхмашин. 5Известно устройство для извлеченияквадратного корня матричного типа,основанное на представлении подкоренного числа в виде суммы членов рядапоследовательных нечетных чисел 1 Ц, 1 ОНедостатком этого устройства является ограниченная разрядностьпредставления числа. Увеличение разрядности влечет за собой увеличениевремени вычисления в два раза за 15счет необходимости повторных вычислений, Кроме того, .при извлеченииквадратного корня из мантиссы происходит уменьшение точности.Наиболее близким по назначению щи технической сущности к изобретениюявляется устройство для извлеченияквадратного корня, содержащее блокпамяти тригонометрических функций,сумматор, сдвиговый регистр, умно- д 5житель и адресный регистр, При этомна первый вход сумматора подаетсясигнал, соответствующий значениюподкоренного числа, на второй входподается логическая единица, выход.сумматора соединен с входом сдвигового регистра, выход которого подключен к первому входу умножителя. Кроме того, сигнал, соответствующийзначению подкоренного числа, подает.ся на вход адресного регистра, выходкоторого подключен к адресному входу ПЗУ, а выход ПЗУ подключенк второму входу умножителя, выходкоторого является выходом устройства Г 23,4 ОНедостатками известного устройства являются ограниченные Функциональные возможности, которые не обеспечивают вычисления значений 11-а,45а также необходимость специальнойорганизации ПЗУ для адресации значениями подкоренного числа и необходимость модификации устройства приизвлечении квадратного корня из числа, меньшего единицы, что приводит50к увеличению аппаратурных затрати снижению быстродействия. Цель изобретения - расширение функциональных возможностей устройства путем получения возможности вычисления функции д- а помимо Функции Га,Поставленная цель достигается тем, что устройство для извлечения квадратного корня, содержащее первый, блок памяти и первый сумматор, дополнительно содержит второй блок памяти, первый и второй коммутаторы, второй сумматор, элемент НЕ, элемент И, две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вход выбора режима устройства соединен с управляющими входами первого и второго коммутаторов и первым входом элемента И, выход которого соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы и входом переноса младшего разряда первого сумматора, разрядные. входы первого слагаемого которого соединены соответственно с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, вторые входы которых соединены соответственно с выходами первого коммутатора, вьг:од старшего разряда которого соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, входом переноса младшего разряда второго сумматора и входом элемента НЕ, разрядные входы первого слагаемого второго сумматора соединены соответственно с выходамг элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, вторые входы которых соединены соответственно с выходами второго коммутатора, выход 1 -го разряда первого блока памяти соединен с 1 -м и (1 -1)-м информационными. входами второго коммутатора (1-1, П, где и разрядность операндов), адресные входы первого блока памяти соединены соответственно с выходами первого сумматора, выход элемента НЕ соединен с вторым входом элемента И, выходы второго сумматора соединены с адресными входами второго блока памяти, вход 1 -го разряда операнда устройства соединен с 1-м и (1 +1)-м входами первого коммутатора, входы второго слагаемого первого и второго сумматоров соединены с шиной логического нуля устройства.На чертеже представлена блок-схема предлагаемого устройства.Устройство содержит блоки 1 и 2 памяти, коммутаторы 3 и 4, сумматоры 5 и б, элемент НЕ 7, элемент И 8, группы элементов ИСКЛ 1 ОЧАЮЩЕЕ ИЛИ 9 и 10,Устройство работает следующимобразом,1160403 для а0,5для 0,501,5. 1+ С 052 о 10 соответственно при подстановках.а: МП или а= СОЖВычисление значенинБ .аз производитсн по формуле зТ. о :Зи (агс соз о при подстановке осОЫ в соответст вин с товлествомрпй =уз-СлавеУправляющий сигнал принимает значения, соответствующие логической единице при вычислении 1 Га и логическому нулю при вычислении 16-О . 20При вычислении значения Кц под действием управляющего сигнала выбора режима на коммутаторе 3 происходит коммутация числа О о сдвигом на один разряд в сторону старших разря дов, .что соответствует умножению на два. При этом, если О0,5, на выходе старшего разряда коммутатора логический ноль, и на выходе сумматора 5 образуется дополнительный код числа 2 д, соответствующий значению 1-2 а. При этом на выходе блока 2 памяти появляется значение угла, косинус которого равен 1-2 а. На коммута-. квак 710 Подписноеород, ул.Ироектааяр 4 ал ПППИзвлечение квадратного корняпроизводится по формулам Га = ззп- пгс сов (1-2 о)1Г 12или1 Га =соз - сн.с сов (2 а)2 основанным на известных тригонометрическихтождествах 2 з 1 СОБ 2,2 ЯП ( = - и СО 5 А 2торе 4 производится коммутация полученного кода угла со сдвигом на один разряд в сторону младших разрядов, что соответствует делению на два. При обращении полученным числом к блока 1 памятина выходе его появля-, ется значение числа, равного 1 ГО .При вычислении значения 1 Га для 0,5а 1 вычисления производятся аналогичным образом за исключением того, что на выходе сумматора 5 появляется прямой код числа, поступающего с выхода коммутатора 3 на группу элементов ИСКЛЮЧАИМЦЕЕ ИЛИ 9, а на выходе сумматора 6 - обратный код числа, поступающего на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10.При вычислении Г Ономмутаторы 3 и 4 пропускают поступающие на их входы коды без изменений. Ввиду отсутствия на выходе старшего разряда коммутатора 3 сигнала логической единицы и наличия на втором входе элемента И нулевого сигнала преобразование кода на группах элементов ИСКЛЮЧАЮ-. ЩЕЕ ИЛИ 9 и 10 и сумматорах 5 и 6 не происходит.Таким образом, введение в устройство блока памяти, двух коммутаторов, элемента НЕ и элемента И, сумматора, двух групп ИСКЛЮЧАЮЩЕЕ ИЛИ позволяет вычислять функцию 1 П - о и й , что расширяет область применения устройства.