Устройство для сжатия и восстановления информации

(19) (1)4(5 С 08 С 15 0 ПИСАНИ ТЕНИЯ ОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ К АВТОРСИОМУ СВИДЕТЕЛЪСГ(71) Винницкий политехнический институт и Специальное проектно-конструкторское и технологическое бюрореле и автоматики(56) 1. Авторское свидетельство СССРВ 431532, кл. С 08 С 19/16, 1975.2. Авторское свидетельство СССРУ 934523, кл. С 08 С 15/06, 1982(прототип),(54)(57) 1. УСТРОЙСТВО ДЛЯ СЖАТИЯИ,ВОССТАНОВЛЕНИЯ ИНФОРМАЦИИ, содержащее блок управления, первый выходкоторого подключен к первому входупервого регистра, второй выход блока управления подключен к первомувходу блока памяти, второй и третийрегистры, первый блок сравнения,блок элементов ИЛИ, о т л и ч а ющ е е с я тем, что, с целью повышения пропускной способности устройства, в него введены блоки регистров,четвертый регистр, блок вычитания,блоки элементов И, блок элементовНЕ, второй блок сравнения, узелформирования вектора, узел формирования входной последовательности,дешифратор, первый вход первого блока регистров является информационным входом устройства, второй входкоторого подключен к третьему выходу блока управления, выходы первогобггокя регистров ггодключены к первымнхолам учла Формирования вектора и к первым входам блока вычитания,выход которого подключен к первомувходу второго блока регистров, второй вход которого подключен к четвертому выходу блока управления,выход второго блока регистров подключен к первому входу первого блока,элементов И и через блок элементов НЕ.к первому входу второго блока элементов И, второй вход которого подключен к пятому выходу блока управ"ления, выход второго блока элементов И подключен через дешифратор кпервому входу блока управления, шес"той выход которого подключен к второму входу первого блока элементов И,выход которого подключен к первомувходу третьего блока регистров, второй вход которого подключен к седьмому выходу блока управления, выходы ретьего блока регистров подключены через узел формирования входной последовательности к входу четвертогоблока регистров, первьпг и второй входы которого подключены соответственнок восьмому и девятому выходам блокауправления, выход четвертого блока регистров подключен к первомувходу третьего блока элементов И,второй вход которого подключен к десятому выходу блока управления, выход третьего блока элементов Иподключен к первому входу блока элементов ИЛИ, выход которого подклюген к второму входу блока памяти,третий вход которого подключен кодиннадцатому выходу блока управления, двенадцатый выход которого под"ключен к первому входу счетчика, выход счетчика подключен к четвертомувходу блока памяти, первому входу14 1149295 1010 1011100 1101 1110 Блоки узла 2 формирования вектора образуют линейную последовательностную схему (ЛПС), которая описывается линейной системой уравнений состояний и линейной системой 5 уравнений выходов, которые в матричной форме имеют следующий вид: 8(Е+1) ф АБ(е)0 В У(с) УИ) = 8(с) 10где А, В - характеристическиематрицы ЛПС8(г.) - вектор состояния"ЛПСв момент Е,8(1+1) - вектор состояния ЛПСв момент И + 1),7(С) - вектор выхода ЛПС вмомент йсимвол О означает операщпо сложенияпо модулю ш.Матрицы А, В и векторы БИ),ЯМ+1), У(С), 11(С) содрржат символы из алфавита 0, 1, 2 п, причем каждый символ представляется вдвоично-кодированном виде из Ь цифр.Под воздействием последовательности Ь векторов 0(й), поступающей. навход ЛПС, происходит последователь-ная смена ее внутренних состояний(Г= 1, 2, ).30Множество векторов внутреннихсостояний ЛПС однозначно определяется последовательностью Ь, поэтому последовательность Ь является отображенйем (" входной сигнатурой") множества векторов внутренних состояний (1 ЛПС.В данном случае множество Я интерпретируется как входной информационный массив Ч. 4 РПоскольку "входная сигнатура"занимает объем памяти меньший, чемсоответствующее множество , поэтому переход от входного информационного массива М к "входной сигнатуре" означает переход к. сокращеннойформе записи исходной информации.Отношение объема Ч 1 входного информационногв массива У к объему Ч"входной сигнатуры" есть коэффициейт 5 Рсжатия информацииЧЧПоследовательность Ь состоит из совокупности векторов 11;(О, переводящих и-разрядную ЛПС из заданного состояния 8( в заданное состояние 8 (1. = О, 1т, 1 1)Состояния Б и Я соответствуют двум соседним векторам я, и ы;входного информационного массива М Б= и ,8 =И,= 1,2г.В начале работы устройства ЛПСнаходится в начальном состоянии Яо,представляющем, например, р-разрядныйнабор единиц. Перевод ЛПС из состояния 8 в состояние Б осуществляет 1 3ся в общем случае через (д,-1) промежуточных состояний, т,е 1 д + 1(х 01 г 1)Тогда1 ф3г-Х т,1 г,;Вектор У;(1) может быть представ.лен следующим образом:г ф;Поскольку векторы 11,(й) являют,ся векторами переменной длины (отдо и) Й записываются в блок 1 памятипоследовательно, для их различениявводится специальный маркер. Этотмаркер представляет собой Ь-разрядный набор, который не используетсяпри двоично-кодированном представлении входнбй информации. Например,при двоично-кодированном представлении десятичных цифр в качествемаркера может быть выбран любойиз следующих наборов 111Значение вектора 11,(г.) определяется путем решения известного из теории ЛПС уравнения8 О А Б; = ЬБ;(Е), (1)кгде А - степень к матрицы А,8 - операция вычитанияпо модулю ш Ьк-(рхр) - матрица ранга р видаЬ=АкВ, А"ВАВ,В 1 (2)10 1 Далее в счетчик 5 добавляется еще одна. единица и по очередному адресу в следующую ячейку блока 1 памяти из регистра 13 через олок 20 :элементов И и блок 22 элементов ИЛИ4 записывается маркер. На этом заканчивается цикл работы устройства.Если вектор (3) н равен нулю, тогда содержимое первого регистра 5 О блока 9 регистров через блок 16 элементов И записывается в и-й регистр блока 10 регистров. Указанная запись информации в блок 10 регистров осуществляется при наличии на входах блока 16 элементов И соответствующей комбинации разрешающих сигналов, кото рые поступают с блока 25 управления. Минимальное значение Ккоэффициента К , прн котором уравнение (1)имеет непротиворечивое решение,определяет минимальную длину ясвектора П;(С) 51 в л1С поступлением в блок 8 регистров первого вектора Я, ЛПС устанавливается в начальное состояние8 . Далее в узле 2 формированияРвектора получается произведениеА 8 , На выходе блока 4 вычитания поо3лучается вектор 8,3 = 8, 9 АЯ, (3)Вектор 8, записывается в блок 9Ърегистров. Таким образом, получается левая часть уравнения (1)при 1 1,Если вектор (3) равен нулю, тогда на выходе дешифратора 24 появляется признак, указывающий, что при1= 1 получено непротиворечивое решение уравнения (1), которое равно 25о И) - и, И) -ао,оДалее в счетчик 5 на счетныйвход поступает один импульс, который формирует адрес первой ячейки Зрв блоке 1 памяти, куда будет записан полученный вектор Н,(й). Затемв регистр 15 записывается содержимоесчетчика 5.По сигналу разрешения записи вблок 1 памяти информация, состоящаяиз Ь нулей, из первого регистра блока 11. регистров через блок 19 элементов И и блок 22 элементов ИЛИзаписывается в блок 1 памяти.40 Затем содержимое блока 10 регистров поступает на узел 3 формирования входной последовательности на выходе которого формируется правая часть уравнения (1) при 1 = 1, т.е.1.,Ц,. (Ч)Результат (4) записывается в блок11 регистров,От блока 25 управления поступаеткомбинация сигналов, которая разрешает прохождение через блок 17 элементов И информации с выходов всехрегистров, кроме первого, блока 9регистров.Если содержимое всех регистров,кроме первого блока 9 регистров, равно нулю, тогда на выходе дешифратора 24 появляется признак, указывающий, что при= 1 получено непротиворечивое решение уравнения (1),которое содержится в первом регистре блока 11 регистров. Полученноерешение затем из блока 11 регистровзаписывается в блок 1 памяти по адресу первой ячейки. Далее в счетчик5 добавляется еще одна единица и поочередному адресу в следующую ячейку блока 1 памяти записывается маркер. На этом также заканчиваетсяцикл работы устройства.Если содержимое всех регистровкроме первого блока 9 регистров,не равно нулю, тогда ищется непротиворечивое решение уравнения (1)при 1 = 2, Зп.С этой целью с помощью узла 2 формирования вектора периодически формируются произведения А" 8 и в .блок 9 регистров записывается вектор 8 , равныйю18. = ЯЭ А"3, 1 = 2,3,и.3В-м цикле по управляющим выходам блока 25 управления поступает комбинация сигналов, которая разрешает прохождение через блок 17 элементов И информации с выходов всех регистров,. кроме младших 1 регистров, блока 9 регистров. В м -м цикле также по выходам блока 25 поступает . комбинация сигналов, которая разрешает прохождение через блок 16 элементов И информации с выходов 1 - 1 младших регистров блока 9 регистров соответственно на входы " старших п - (и - 1) регистров блока 1 О регистров.Если в-м цикле содержимоевсех регистров, кроме младших регистров блока 9 регистров, равно нулю,тогда на выходе дешифратора 24 появляется признак, указывающий,что получено непротиворечивое решение уравнения (1), которое содержится в младших 1 регистрах блока 11регистров,Затем содержимое 1 младших регистров блока 11 регистров, т.е. вектор 0,(й) = 0 И) 0 (й)0,(й)в течение 1 тактов записываетсяЬ-разрядными наборами в блок 1 памяти. Адреса ячеек, куда записывается вектор 01 И), формируются счетчиком 5. После окончания записивектора 0 (С) в блок 1 памяти такжеэаписьвается маркер.Таким образом, определяется вектор 0,И), переводящий ЛПИ из сос-.тояния 8 в состояние, котороесоответствует вектору Я,.После определения вектора 0 1(Т)в узел 2 формирования вектора записывается вектор И а в блок 8 регистров принимается новый векторЯвходной информации.Далее аналогичнымобразом определяются векторы 0(0, 0 з0,По окончании процесса сжатия информации в счетчике 5 и в регистре15 содержится адрес ячейки, в которую записан маркер после векто-,.ра О, (й).Процесс восстановления информации осуществляется следующим образом.На управляющий вход 28 поступает сигнал, по которому устройствоначинает работать в режиме восстановления информации.Вначале происходит установка ЛПСузла 2 формирования вектора в на"чальное состояние 8 О, а счетчика 5 в нулевое состояние.В счетчик 5 на счетный вход поступает один импульс; который формирует адрес первой ячейки областипамяти в блоке 1 памяти, куда записана сжатая информация. Из блока 1 памяти считывается первый Ь-разрядный набор 0 (С) вектора 01 И) и записьвается в регистр 14. Поскольку набор 0,(й) отличается от маркера, поэтому блок 7 сравнения разрешает передачу информации из регистра 14 через блок 21 элемен . тов И в узел 2 формирования вектора, в котором выполняется преобразование информации, в входе которой получается вектор 81 согласно следующей формуле81 = А 8 О + В 0, И), (5) 1Полученный вектор 8 записывается в регистр 12. На этом заканчивается один цикл восстановления информации,Далее содержимое счетчика 5 снова увеличивается на единицу и по полученному адресу из блока 1 памяти считывается следующий Ь-разрядный набор н записывается в регистр 14. Если укаэанный Ь-разрядный набор является маркером, тогда блок 7 сравнения запретит передачу содержимого регистра 14 в узел 2 формирования вектора и разрешит передачу содержимого иэ регистра 12 через блок 18, элементов И на информационный выход 29, Тем самым будет получен первый вектор а, входного информационного массива У.Если вектор 01 И) содержит более одного Ь"разрядного набора, т.е. в регистр 14 после набора 0 (й) за 1 писывается набор 0,(й), тогда полученный вектор (5) является промежуточным состоянием ЛПС узла 2 формирования вектора. В этом случае блок 7 разрешает передачу,содержимого регистра 14 в узел 2 формирования вектора и запрещает выдачу информации из регистра 12. Тем самым запрещается выдача промежуточного состояния ЛПС узла 2 формирования вектора на информационный выход 29.С помощью узла 2 формирования вектора получается вектор 8, который записывается в регистр 12 вместо вектора 8,Далее работа устройства продолжается аналогичным образом до тех пор, пока на (1 + 1)-м цикле восстановления в регистр 14 не будетзаписан маркер. Тогда блок 7 сравнення разрешит выдачу из регистра 12 вектора 81, который и будет являться вектором я входного информационного массива У.Далее аналогичным образом получаются все векторы входного информационного массива Я. При равенстве содержимого счетчика 5 и содержимого регистра 151149295 .2036 регистров Если в 1-.й строке имеется 9 (6 = 2п) символ бто это означает, что входы 1-горегистра связаны с выходами 8 ре 5 гистров блока 36 регистров через(0 - 1) последовательно соединенныхЬ-входных сумматоров по модулю ш.Символ(о) в 3-й строке в (6)означает наличие (отсутствие) ло 10 гической связи между выходом блока21 элементов И и входами 1-го регистра блока 36 регистров.например, при сжатии массива,состоящего из пятиразрядных деся 15 тичных чисел (и = 5, ш = 10, Ь = 4)характеристические матрицы А и Вимеют вид: 19, 0000 Код внутреннего состояния ЛПС сов.:. педает с р-разрядным кодом на выходе" блока 36 регистров и являетсявыходным кодом ЛПС. Входом ЛПС является Ь-разрядный выход блока 21 эле-40ментов И.В режиме сжатия информации навыход блока 21 элементов И подаются сигналы логического нуля,С приходом сигнала с блока 25управления все регистры блока 3645регистров устанавливаются в единичное состояние, что соответствуетначальному состоянию 8 ЛПС.В исходном состоянии с блока 250управления поступают сигналы, ко".торые разрешают (запреща 1 от) про,хождение информации через блок 31элементов И и элемент И 33 (блок30 элементов И и элемент И 32),Блок 37 сумматоров осуществляетсуммирование по модулю ш р-разрядного кода, поступающего с выходовблока 36 регистров. блок 6 сравнения формирует признак окончания процесса восстановления.Узел 2 формирования вектора работает следующим образом.Блоки узла 2 формирования вектора образуют ЛПС, которая описывается характеристической (рхр) матрицей Й и характеристической Ьхр) матри.цей В следующего вида: Символ б Я на пересечении "го столбца и 1-й строки в (6) означа-ет наличие (отсутствие) связи между выходами 1-го регистра и соответствующими входами 1-го регистра в блоке 36 регистров. Если в 3-й строке имеется символ А только в одном 1-м столбце, то это означает непосредственную связь между выходами -го регистра и соответствующими входами 1-го регистра в блоке,или в двоично-кодированном виде: езультат указанного суммирования через элемент И 33 и элементИЛИ 35 поступает на младший Ь-разрядный регистр блока 36 регистров.На входы остальных (и) регистровблока 36 регистров через блок 31 элементов И и блок 34 элементов ИЛИпоступает Ь (и)-разрядный кодсоответственно с выходов мпадших(и) регистров блока 36 регистров.С приходом управляющего сигналас блока 25 управления информация,имеющаяся на входах блока 36 регистров, записывается в блок 36 регистров,Тем самым в блоке 36 регистровосуществляется сдвиг информации наЬ разрядов в сторону старшего п-горегистра, а .в младший первый регистрзаписывается результат суммированияс выхода блока 37 сумматоров,В результате указанного преобразования информации на выходе блока36 регистров появляется новый р-раз22 1149295 10 М Ьо о г 4 гг о о г 4 яг о о844 843 о о Бо Богг го огг, го о4 г 84о о 0001 0001 000.1(7) О О О 1 гг Бгг гг БЮ и эяг 4 4 48 г 4Бц44, гг 4 4 80001 0001 0 001Число Б (3, ) в (7) равно значению на 1-м вйходе -го регистра блока 36 регистров до преобразования (после преобразования).При подаче с блока 25 управления 1 управляющих сигналов произойдет 1 сдвигов информации в блоке 36 регистров, что эквивалентно следующему преобразованиюБк А БьПосле определения вектора П"(й) с блока 25 управления поступает 4 О управляющий сигнал, который разре" шает прохождение р-разрядного кода из блока 8 регистров через блок 30 элементов И, элемент И 33 и блок.34 элементов ИЛИ, элемент 35,ИЛИ на 4 входы блока 36 регистров. Одновре- менно с блока 25 управления поступает управляющий сигнал, который запрещает прохождение информации через блок 31 элементов И и элементИ 33С приходом управляющего сигнала с блока 25 управления происходит записьуказанной информации в блок 36 регистров, что эквивалентно установке ЛПС в новое состояние.После этого внввь разрешается прохождение информации через блок 39 формация на входах блока 36 регистров Ъ 35следующих образом. 55 рядный код, соответствующий следующему состоянию Я ЛПС,Аналитически укаэанное преобразование информации описывается следующим образом: 8 = АБр.Например, при сжатии массива, состоящего из четырехразрядных десятичных чисел (и - "4, ш ф 10, Н4) блок 36 регистров содержит четыре четырехразрядных регистра и значения векторов 8, и Я равны: 31 элементов И и элемент И 33 изапрещается прохождение информацничерез блок 30 элементов И и элемент И 32. Тем самым узел 2 формирования вектора подготавливается к работе по определению следующего вектора ь (е),В режиме восстановления сжатой информации с блока 21 элементов И подаются Ь-разрядные наборы вектора О,(С) Ц 1,22).Блоки 37 сумматоров осуществляют суммирование по модулю ш поступившего грбора.0,. (О (3 1, ;)вектора Вф И) с р-разрядным кодом,поступающим с выходов блока 36регистров. Результат укаэанного суммирования через элемент И 33 и элемент. И,35 поступает на младший региотр блока 36 регистров. На входы остальных (и) регистров блока 36 регистров через блок 31 элементов И и блок 34 элемейтов ИЛИ поступает Ь (и"1)-разрядный код соответственно с выходов младших (пт 1) регистров блока 36 регистров.С приходом управляющего сигнала с блока 25 управления имеющаяся инзаписывается в блок 36 регистров.Если ранее ЛПС находилась в сост тоянии 3тогда в результате указанного.:преобразования информации ЛНС переходит в состояние 8;, что аналитически описывается следующим образом: АБ еВ ПгЫ. (8)В режиме восстановления информации разрешается прохождение информации через блок 31 элементов И и элемент 33 и запрещается прохождение информации через блок 30 элементов И и элемент И 32.Полученный вектор (8) записывается в регистр 12.Ь-Разрядный блок 37 сумматора по модулю ш в прямых кодах работает Перед началом работы устройствав регистр 40 заносится Ь-разрядныйдесятичный код числа О2" - ш,которое служит для коррекции резуль тата суммирования.Сумматоры 38 производят суммирование по правилам двоичной арифметики прямых кодов двух Ь-разряд1149295 24 23 4 2 1 1 2 10 1 1 0 0 1 0 0 0 ных двоичных чисел. Сумматоры 39 производят суммирование по правилам двоичной"арифметики содержимого регистра 40 и результата суммирования сумматоров 38,При появлении сигналов переноса из старшего одноразрядного сумматора 38 или из старшего одноразрядного сумматора 39 триггера 42 устанавливается в единичное значение и разрешает прохождение информации иэ сумматоров 39 через элементы И 43 и элементы ИЛИ 45 на выход блока 37 сумматора по модулю ш в прямых кодах.При отсутствии сигналов переноса из старших одноразрядных сумматоров 38 и 39 триггер,: 42 устанавливается в нулевое состояние и разрешает прохождение информации иэ суммато" ров 38 через элементы, И 44 и элемен ты ИЛИ 45 иа выход блока 37 сумма" тора по модулю а в прямых кодах.Узел 3 Формирования вхрдной нрсе ледовательности работает следующим образом. 25В 1 -м цикле работы устройства определяется нахоздение неизвестной величины О(г) следующего уравФпения 10 Ь 4 = 5 8(12) ЗО Операция вычитания по модулю шзаменяетсяоперацией сложения помодулю ш в обратных кбдах чисел.Для получения обратных кодов чиселпредназначены . формирователи 47обратного кода.В первом цикле работы устройства 40 со старшего и-го регистра блока10,регистров Ь-разрядный набор 8который согласно (12) равен набору0,(О, Поэтому указанный набор 8без преобразований поступает на вход 45 блока 11 регистров,еВ 1-м ( 1= 2 и) цикле работыустройства со старших 1 регистровблока 10 регистров поступает Ыц-разрядный набор вектора 8:1 МН еееЬ-М2.к8 д х если+1 и+1 Ьф 8 1 1фпф (9)Вектор 8 поступает от блока 10 регистров, а полученное значение 0 (С) поступает на вход блока 11 регистров., В к -м цикле работы устройства вйкторы 8 и П И) являются Ь 1 "разрядными векторами.Структура узла 3 формирования входной последовательности определяется видом матРицы Ь. По выбранным характеристическим матрицам А и В (б) матрица Ьсогласно (2) имеет вид 1 Например, при сжатии массива, состоящего из четырехразрядных де,сятичных чисел, матрица Ь будет иметь вид/ или в двоично-кодированном виде: 0100 0010 0001 0001 0010 0001 0001 0000 0001 0001 0000 0000 ООО 1 ОООО ОООО ОООО Решение уравнения (9) сводится к решению следующей системы уравнений Для матрицы Ь вида (10) решение . системы уравнений (11) следунящее:Ц;.(е) - 8," 0 И) 8 Э 8"1еП" = 8 Е 8 Ое 8"=1 2 На выходах первых (1-1) блоков46 по модулю ш в прямых кодах сумматоров согласно (12) получаются раз"ряды вектора П; И 1В итоге на вход блока 11 регистров поступает вектор У; И), равныйц, (с) У; (е)- У; (с) П,Фо м ователь 47 об ир ратного кода работает следующим образом,ДешиФратор 49 преобразует Ъ-разрядный,двоичный позиционный код набора Я в (т)-разрядный унитарный,Мкод ( = 1 и). Шифратор 50 преобразует (ш)-разрядный унитарный15 код в Ь-разрядный двоичный позиционный код, который является обратным кодом набора, 8 ( = 1п) .хЬ-Разрядный блок 48 сумматора по модулю ш в обратных кодах работает20 следующим образом.Перед началом работы устройства в регистр 55 заносится Ь-раэрядный двоичный код числа б = 2 6 - ш, которое служит для коррекции результа 25 та суммирования.Сумматоры 51 производят суммирование по правилам двоичной арифметики обратных кодов двух Ь-разрядных двоичных чисел вместе с их знаками, причем сигнал переноса с (Ь + 1)-го знакового одноразрядного накапливающего двоичного сумматора поступает на вход младшего одноразрядного двоичного сумматора. Поскольку на входы сумматоров 51 всегда пос"35 тупают числа с противоположными знаками, перед началом суммирования в знаковый сумматор заносится логическая единица.Сумматоры 52 производят суммиро- О вание по правилам двоичной арифметпи содержимого регистра 55 и результата суммирования сумматоров 51 вместе с их знаками, причем сигнал переноса с (и+1)-го знакового одно разрядного накапливающего двоичного сумматора поступает на вход младшего одноразрядного двоичного сумматора.Возникающий в процессе суммиро" 5 О вания сигнал переноса со знаковых сумматоров 51 и 52 запоминается в триггере 58.После окончания процесса сумми" рования на выходе элемента ИЛИ 56 55 устанавливается постоянное значение логического нуля или логической единицы в соответствии со значениями на,выходах знаковых сумматоров 51 и 52.Если на выходе элемента ИЛИ 56 имеется значение логического нуля (логической единицы) при нулевом значении на выходе триггера 58, тогда дешифратор 59 разрешает прохождение на выход блока 48 сумматора по модулю ш в обратных кодах прямого (обратного) кода результата суммирования в сумматорах 51. Если на выходе элемента ИЛИ 56 имеется значение логического нуля (логической единицы) при единичном значении на выходе триггера 58, тогда дешифратор разрешает прохождение на выход блока 48 сумматора по модулю ш в обратных кодах прямого.(обратного) кода результата суммирования в сумматорах 52.Во всех укаэанных случаях навыход блока 48 сумматора по модулю ш в обратных кодах поступает прямой код положительного или отрицательного числа без знака.Блок 4 вычитания работает следующим образом.В блоке 4 вычиТания операция вычитания по модулю ш заменяется операцией сложения по модулю ш вобратных кодах чисел. Поскольку сблока 8 регистров поступает положительное уменьшаемое число, поэтому указанное число поступает непосредственно на входы сумматоров 65. Поскольку с узла 2 формирования вектора поступает положительное вычитаемое число, поэтому с помощью формирователей 64 обратного кода получаются обратные коды цифр указанного числа, которое затем поступает на входы сумматоров 65. В итоге на выход блока 4 вычитания поступает прямой код положь.ельного или отрицательного числа без знака.Блок 25 управления работает следующим образом.В исходном состоянии триггеры 91 - 96 находятся в нулевом состоянии, регистры 87-88 находятся в состоянии 0000, регистр 89 находится в состоянии 1111.При поступлении на управляющий вход 27 сигнала, блок 25 управления начинает работать в режиме сжатия информации,На первом выходе регистра 87 появляется единичный сигнал, который разрешает прохождение импульсовот генератора 86 импульсов на входраспределителя 98 импульсов. Распределитель 98 импульсов последовательно формирует управляющие импуль"сы. Импульс с третьего выхода распределителя 98 импульсов устанавливает в единичное состояние триггер91, что приводит к появлению разрешающего сигнала на одном из входов узла 2 формирования вектора. При 10появлении импульса на шестом выходераспределителя 98 импульсов и наличии сигнала на выходе дешифратора24 на выходе элемента ИЛИ 76 формируется импульс, по котором происходит сдвиг единицы в регистре 87. В .результате запрещается поступлениеимпульсов от генератора 86 импульсовна вход распределителя 98 импульсови разрешается поступление импульсов 20от генератора 86 импульсов на входраспределителя 99 импульсов,При отсутствии сигнала с выходадешифратора 24 распределитель 98импульсов продолжает работать. Им" 25пульс с седьмого выхода распределителя 98 импульсов устанавливает вединичное состояние триггер. 92, чтоприводит к появлению разрешающегосигнала на входе блока 19 элемен- ртов И. Импульс с девятого выходараспределителя 98 импульсов устанавливает в нулевое состояние триггер 92, что приводит к появлениюразрешающего сигнала на входе блока 20 элементов И. Импульс с одиннадцатого выхода распределителя(98 импульсов через элемент ИЛИ 76вызывает сдвиг единицы в регистре 87,В результате запрещается поступленне импульсов от генератора 86импульсов на вход распределителя 98импульсов и разрешается поступление импульсов от генератора 86 импульсов на вход распределителя 99импульсов.Распределитель 99 импульсовработает в кольцевом режиме. Импульссо второго выхода распределителя 99импульсов в каждом цикле работы приводит к сдвигу информации в регистрах 88 и 89. Изменение состояний регистров 88 и 89 происходит в томпорядке, как приведено соответственно на фиг. 1 О и на фиг. 11. Им"пульс с четвертого выхода распределителя 99 импульсов в каждом циклеработы увеличивает содержимое счетчика 90 на единицу. При появлении импульса на шестом выходе распределителя 99 импульсов и наличии сигнала с выхода дешифратора 24 на выходе элемента ИЛИ 76 формируется импульс, по которому происходит сдвиг единицы в регистре 87. В результате запрещается поступление импульсов от генератора 86 импульсов на вход распределителя 99 импульсов и разрешается поступление импульсов от генератора 86 импульсов на вход распределйтеля 100 импульсов.Распределитель 100 импульсов работает в кольцевом режиме. Импульс с первого выхода распределителя 100 импульсов устанавливает триггер 92 в единичное состояние. Импульс с третьего выхода распределителя 100 импульсов в каждом цикле работы умень шает содержимое счетчика 90 на единицу. При достижении нулевого состояния счетчика 90 импульс переноса с его выхода через элемент ИЛИ 76 вызывает сдвиг единицы в регистре 87. В результате запрещается пос"тупление импульсов от генератора 86 импульсов на вход распределителя 1 ОО импульсов и разрешается поступление импульсов от генератора 86 импульсов на вход распределителя 101 импульсов.Распределитель 101 импульсов последовательно формирует управляющие импульсы. Импульс с первого выхода распределителя 101 импульсов 1устанавливает в; нулевое состояние триггер 92, Импульс с третьего выхоца распределителя 101 импульсов устанавливает в нулевое состояние триггер 91, что приводит к появлению раз решающего сигнала на входе узла 2 формирования вектора. Импульс с пятого выхода распределителя 101 импульсов через элемент ИЛИ 76 вызывает сдвиг единицы в регистре 87. В результате запрещается поступление импульсов от генератора 86 импульсов на вход распределителя 101 импульсов.На этом заканчивается работа устройства по определению вектора Б;(С) и записи его в блок 1 памяти (1 = 1,2 2).При поступлении на управляющийвход 27 очередного управляющегосигнала блок 25 управления снованачинает формировать управцянщиеимпульсы, необходимые плл оврелелс30 выхода распределителя 103 импульсов в конце каждого цикла устанавливает триггеры 95 и 9 в нулевое состояние.Распределитель 103 импульсов ра ботает до тех пор, пока не появится сигнал с выхода блока 6 сравнения, который установит триггер 94 в нулевое состояние. В результате запрещается поступление импульсов от 10 генератора 86 импульсов на входраспределителя 103 импульсов.Предлагаемое устройство имеетследующие преимущества по сравнению с известными устройствами.5 На сжимаемую дискретную информацию не накладывается никаких ограничений в смысле наличия определенных закономерностей в информационном массиве,.поэтому достигается 2 О универсальный характер сжатия информацйи.Коэффициентсжатия информациине зависит от наличия определенных закономерностей в сжимаемой инфор мациии находится в следующихпределах Максимальная эффективность сжатия 30 информации достигается для массивовинформации с отсутствием определенных закономерностей в массивах.В предлагаемом, устройстве можносжимать дискретную информацию, иредставленную в произвольном целочисленном алфавите х =0,1,2,ш, где ш - целое положительное число. Перед вводом в устройство векторы входной инФормации должны быть предварительно переведены в двоичнокодированное представление Благодаря этому в предла. аемом устройстве используются только двузначные элементы и узлы, что повышает технологичность изготовления устройства. 29 1149295 ния вектора 0,(й) и записи его в блок 1 памяти (3. = 2,3Е).При поступлении на управляющий вход 28 управляющего сигнала блок 25 управления начинает работать в режиме восстановления информации. В этом случае триггер 93 устанавливается н единичное состояние и разрешает поступление импульсов от. генератора 86 импульсов на вход распределителя 102 импульсов.Распределитель 102 импульсов последовательно формирует управляющие импульсы. Импульс с второго выхода распределителя 102 импульсов устанавливает в единичное состояние триггер 91. Импульс с третьего выхода распределителя 102 импульсов устанавливает триггер 93 в нулевое состояние, а триггер 94 - в единичное. В результате запрещается поступление импульсов от генератора 86 импульсов на вход распределителя 02 импульсов и разрешается поступление импульсов ат генератора 86 импульсов на вход распределителя 103 импульсов.Распределитель 103 импульсов работает в кольцевом режиме, В первом цикле работы распределителя 103 импульсов триггер 96 запрещает поступление импульса с пятого выхода распределителя 103 импульсов на вход блока 18 элементов И. В последующих циклах работы после появления импульса на третьем выходе распределителя 103 импульсов может появиться импульс.с блока 7, сравнения, который установит в единичное состояние триггеры 95 и 96. В результате появится разрешающий сигнал на входе блока 21 элементов И и будет разрешено прохождение импульса с пятого выхода распределителя 103 импульсов на вход блока 18 элементов И. Импульс с седьмогопервого блока сравнения и второму входу первого регистра, выход которого подключен к второму входу первого блока сравнения, выход которого подключен к второму входу блока управления, выход блока памяти подключен к первому входу второго регистра, второй вход которого подключен к тринадцатому выходу блока управления, выход второго регистра подключен к первому входу второго блока сравнения и первому входу четвертого блока элементов И, выход второго блока сравнения подключен к третьему входу блока управления, второй вход второго блока сравнения подключен к выходу третьего регистра и первому входу пятого блока элементов И, второй вход которого подключен к четырнадцатому выходу блока управления, выход пятого блока элементов И подключен к второму входу блока элементов ИЛИ, второй вход четвертого блока элементов И подключен к пятнадцатому выходу блока управления, выход четвертого блока элементов И подключен к второму входу узла формирования вектора, третий вход которого подключен к шестнадцатому выходу блока управления и второму входу счетчика, четвертый и пятый входы узла формирования вектора подключены соответственно к семнадцатому и восемнадцатому выходам блока управления, выходы узла формирования вектора подключены к вторым входам блока вычитания и первым входам четвертого регистра, второй вход которого подключен к девятнадцатому выходу блока управления, выход четвертого регистра подключен к первому входу шестого блока элементов И, второй вход которого подключен к двадцатому выходу блока управления, четвертый и пятый входы которого являются соответственно первым и вторым управляющими входами устройства, выход шестого блока элементов И является информационным выходом устройства.2. Устройство но п. 1, о т л ич а ю щ е е с я тем, что блок управления содержит распределители импуль сов, регистры, генератор импульсов, триггеры, элемент задержки, счетчик, элементы ИЛИ и элементы И, выход генератора импульсов подключен к первым входам первого - шестого элемен-, тов И, выходы первого - четвертого элементов И подключены к входам соответствующих распределителей импульсов, первые выхОды первого и второго распределителей импульсов подключены к первым входам соответственно седьмого и восьмого элементов И, выходы которых подключенык первому и второму входам первого элемента ИЛИ, выход первого элемента ИЛИ подключен к входу первого регистра, выходы которого подключены к вторым входам соответственно четвертого - первого элементов И, первый выход четвертого распределителя импульсов подключен к первому входу второго элемента ИЛИ, второй выход четвертого распределителя импульсов подключен к первому входу счетчика, третий выход четвертого распределителя импульсов подключен к первому входу третьего элемента ИЛИ и первому входу четвертого элемента ИЛИ, выход которого подключен к первому входу первого триггера, второй вход которого подключен к выходу пятого элемента ИЛИ, второй выход первого распределителя импульсов и первый выход третьего распределителя импульсов подключены соответственно к третьему и четвертому входам первого элемента ИЛИ, третий выход первого и второй выход третьего распределителей импульсов подключены соответственно к второму и третьему входам второго элемента ИЛИ, четвертый вход которого подключен к четвертому выходу первого распределителя импульсов, пятый выход первого распределителя импульсов и третий выход третьего распределителя импульсов подключены соответственно к первому и второму входампятого элемента ИЛИ и к второму итретьему входам третьего элемента ИЛИ,выход которого подключен к первомувходу шестого элемента ИЛИ и входуэлемента задержки, шестой выходпервого распределителя импульсовподключен к четвертому входу третьего элемента ИЛИ и второму входучетвертого элемента ИЛИ, седьмойвыход первого и четвертый выходтретьего распределителей импульсовподключены соответственно к первомуи второму входам седьмого элементаИЛИ, второй выход второго распреде 14929549295 г,У Составитель В. Черединор С. Патрушева Техред М,Гергель орректор И. Муска Ре писное лиал ППП "Патент", г. Ужгород, ул. Проектная,каз 1903/36 Тираж 611ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, 3-35, Рауюская наб., д. 4лителя импульсов подключен к третьему входу седьмого элемента ИЛИ и второму входу счетчика, выход которогоподключен к третьему входу первогоэлемента ИЛИ, восьмой выход первогораспределителя импульсов подключенк первому входу восьмого элементаИЛИ, выход которого подключен кпервому входу второго триггера,,второй вход которого подключен к пятбму выходу третьего распределителя импульсов, девятый выход первого распределителя импульсов и третий выход второго распределителяподключены соответственно к первомуи второму входам девятого элементаИЛИ, десятый выход первого распределителя импульсов подключен к первому входу десятого элемента ИЛИ ипервым входам второго и третьего ре.гистров, вторые входы которых подключены к четвертому выходу второгораспределителя импульсов, второйвход десятого элемента ИЛИ подключен к первому входу пятого распределителя импульсоввторой выход которого подключен к второму входу восьмого элемента ИПИ, третий выход кото.рого йодключен к первым входамтретьего и четвертого триггеров,выход третьего триггера подключен квторому входу пятого элемента И,выход которого подключен к входупятого распределителя .импульсов,выход четвертого триггера подключенк второму входу шестого элемента И,выход которого подключен к входушестого распределителя импульсов,первый и второй выходы которого подключены к второму и четвертому входам соответственно шестого и седьмого элементов ИЛИ, третий выходшестого распределителя импульсовподключен к первым входам пя.огои шестого триггеров, выход пятоготриггера подключен к первому входудевятого элемента И, второй входкоторого подключен к четвертому выходу шестого распределителя импульсов, объединенные вторые входыседьмого и восьмого элементов И,второй вход четвертого триггера,вторые входы пятого и шестого триггеров, шестой вход первого элемента ИЛИи второй вход третьего триггера являются соответственно первым - пятымвходами блока управления, выход элемента задержки, выход второго элемента ИЛИ, одиннадцатый выход первого распределителя импульсов, выход девятого элемента ИЛИ, выходтретьего регистра, выход второгорегистра, пятый выход второго распределителя импульсов, второй выходчетвертого распределителя импульсов,шестой выход второго распределителяимпульсов, первый выход первоготриггера, пятый выход шестого распределителя импульсов, выход деся-,того элемента .ИЛИ, шестой выход шестого распределителя импульсов, второй выход первого триггера, выходшестого триггера, выход шестого элемента ИЛИ, выход седьмого элементаИЛИ, выходы второго триггера, седьмой выход шестого распределителяимпульсов и выход девятого элементаИ являются соответственно первым -двадцатым выходами блока управления,3. Устройство по и. 1, о т л ич а ю щ а я с я тем, что узел формирования вектора содержит блоки элементов И, блок элементов ИЛИ, блок регистров, блоки сумматоров, элементы И и элемент ИЛИ, выход первого блока элементов И подключен к первому входу блока элементов ИЛИ, выходы которого подключены к соответствующим первым входам блока регистров, выход первого элемента И подключен к первому входу элемента ИЛИ, выход которого подключен к второму входу блока регистров, первый выход блока регистров подключен к первому входу второго блока элементов И и первому входу первого блока сумматоров, выход каждого блока сумматоров подключен к первому входу последующего блока сумматоров, группа выходов блока регистров подключена к вторым входам соответствующих блоков сумматоров, кроме последнего, группа выходов блока регистров, кроме последнего выхода группы, подключена к вторым входам второго блока элементов И, выход которого подключен к второму входу блока элементов ИЛИ, выход последнего блока сумматоров подключен к первому входу второго элемента И, выход которого подключен к второму входу элемента ИЛИ, первый вход первого блока элементов И и первый вход первого элемента И, второй вход последнего блока сумматора, третий и четвертые входы блока регистров и вторые объе1149295 510 15 диненные входы первого элемента И и первого блока элементов И и объединенные второй вход второго элемента И и третий вход второго блока элементов И являются соответственно первым, вторым, третьим, четвертым и пятым входами узла формирования вектора, первый и группа выходов блока регистров являются выходами узла Формирования вектора.4. Устройство по и, 1, о т л ич а ю щ е е с я тем, что узел формирования входной последовательности содержит группу формирователей обратного кода и группы блоков сумматоров, выход каждого, кроме последнего блока сумматора первой группы, подключен к первому входу последующего блока сумматора первой группы и входу соответствующего формирователя обратного кода группы, выход последнего блока сумматоров первой группы подключен к входу последнего Изобретение относится к вычислительной технике и может быть применено как преобразователь массивов информации в ЭВМ, в автоматизированных системах контроля логических блоков, а также в системах передачи данных.Известно устройство для сжатия информации, которое содержит два регистра сдвига, схему равнозначности, счетчик, генератор тактовых импульсов, распределитель тактовых импульсов, задатчик начального состояния регистров, индикаторный триггер, вентили, схеьы ИЛИ и инвертор 1.Недостаток этого устройства сос" тоит в невозможности восстановления сжатой информации,Наиболее близким к предлагаемомуявляется устройство для сжатия ивосстановления информации, содерЭжащее блок памяти устройства, первыйвыход которого соединен с первымвыходом устройства, блок сравненияинформационных комбинаций, регистр Формирователя обратного кода группы,первый вход первого блока сумматоровпервой группы объединен с входомпервого формирователя обратного кода группы, выход каждого формирователя обратного кода группы подключен к первому входу соответствующего блока сумматоров второй группы,вторые входы блоков сумматоров второй группы кроме последнего, объединены с вторыми входами соответствующих блоков сумматоров первой группы, первый вход первого блока сумматора первой группы, вторые входыкаждого блока сумматора первой группы и второй вход последнего блокасумматора второй группы являются входами узла формирования входной последовательности, вход первого Формирователя обратного кода группы ивыход каждого .блока сумматора второй группы являются выходами узлаформирования входной последовательности. комбинаций, регистр памяти постоянных информационных комбинаций, регистр памяти единиц, блок управления,блок элементов ИЛИ, формировательпакетов первичной информации, формирователь информационных комбинацийрегистр памяти адреса и признакаинформационных комбинаций, преобразователь пакетов неупорядоченнойинформации в коды и .блок выдачиинформации, первый вход формирователя пакетов первичной информацииподключен к первому входу устройства, первый, второй, третий, четвертый и пятый выходы формирователя пакетов первичной информации соединены соответственно с первым входом преобразователя пакетов неупорядоченной информации в коды, первым входом блока памяти информации,первым входом блока сравнения информационных комбинаций, первым входом регистра адреса информационныхкомбинаций и первым входом блока управления, первый, второй, третий,четвертый и пятый выходы блока управления соединены соответственно3 13492 с вторым входом формирователя паке- - тов первичной информации, объединенными вторым и третьим входами регистра памяти адреса и признака информационных комбинаций, вторым входом преобразователя пакетов неупорядоченной информации в коды, вторым входом блока памяти информации и объединенными первыми входами регистра памяти постоянных информационных комбинаций и регистра памяти единиц, вторые входы которых соединены с вторым и третьим входами устройства, выходы которых соединены с соответствующими входами формирователя информационных комбинаций, выход которого соединен с первым входом блока выдачи информации и вторым входом блока сравнения информационных комбинаций, выход .блока срав нения информационных комбинаций соединен с четвертым входом регистра памяти адреса и признака информационных комбинаций и через блок элемента ЮЩ с объединенными вторым д 5 входом блока управления и пятым входом регистра памяти адреса и признака информационных комбинаций, выход которого соединен с третьими входами формирователя пакетов первичной информации и блока памяти информации, второй, третий и четвертый выходы блока памяти информации соединены соответственно с объединенныки третьим входом блока управления и четвертым входом формирователя пакетов первичной информации,.вторым входом блока выдачи информации и третьим входом преобразователя пакетов неупорядо 40 ченной информации в коды, первыйаи второй выходы которого соединены с четвертым входом блока памяти информации и третьим входом блока выдачи информации, первый , второй и третий. выходы которого соединены 45 соответственно с пятым входом формирователя пакетов первичной информации, пятым входом блока памяти информации и вторым выходом устройства 21 .50Недостатком этого устройства является ограниченная область применения, поскольку сжимаются только повторяющиеся, возрастающие и убывающие пакеты информации, а также55 низкий коэффициент сжатия информации иэ-за наличия несжатых пакетов информации. 95 4Целью изобретения является повы- шение пропускной способности устройства,Поставленная цель достигается тем, что в устройство, содержащее блок управления, первый выход которого подключен к первому входу первого регистра, второй выход блока управления подключен к первому входу блока памяти, второй и третий регистры, первый блок сравнения, блок элементов ИЛИ, введены, блоки регистров, четвертый регистр, блок вычитания, блоки элементов И, блок элементов НЕ, второй блок сравненияф узел формирования вектора, узел фор-,нрования входной последовательности, дешифратор, первый вход первого блока регистров является информационным входом устройства, второй вход которого подключен к третьему выходу блока управления, выходы первого блока регистров подключены к первым входам узла формирования вектора н к первым входам блока вычитания, выход которого подключен к первому входу второго блока регистров, второй вход которого подключен к четвертому выходу блока управления, выход второго блока регистров подключен к первому входу первого блока элементов И и через блок элементов НЕ - к первому входу второго блока элементов И, второй вход которого подключен к пятому выходу блока управления, выход второго блока элементов И подключен через дешифратор к первому входу блока управления, шестой выход которого подключен к второму входу первого блока элементов И, выход которого подключен к первому входу третьего блока регистров, второй вход которого подключен к седьмому выходу блока управления, выходы третьего блока регистров подключены через узел формирования входной последовательности к входу четвертого блока реги 1стров, первый и второй входы которого подключены соответственно к вось мому и девятому выходам блока управления, выход четвертого блока регистров подключен к первому входу третьего блока элементов И, второй вход которого подключен к десятому выходу блока .управления, выход третьего блока элементов И подключен к первому входу блока элементов ИЛИ, 1149295выход которого подключен к второму входу блока памяти, третий вход которого подключен к одиннадцатому выходу блока управления, двенадцатый, выход которого подключен к первому 5 входу счетчика, выход счетчика подключен к четвертому входу блока памяти, первому входу первого блока сравнения и второму входу первого регистра, выход которого подключен 10 к-второму входу первого блока сравнения, выход которого подключен к второму входу блока управления, выход блока памяти подключен к первому входу второго регистра, второй 5 вход которого подключен к тринадцатому выходу блока управления, выход второго регистра подключен к первому входу второго блока сравнения и первому входу четвертого 20 блока элементов И, выход второго блока сравнения подключен к третьему входу блока управления, второй вход второго блока сравнения подключен к выходу третьего регистра и 25 первому входу пятого блока элементов И, второй вход которого подключен к четырнадцатому выходу блока управления, выход пятого блока элементов И подключен к второму входу щ блока элементов ИЛИ, второй вход четвертого блока элементов И подключен к пятнадцатому выходу блока управления, выход четвертого блока элементов И подключен к второму35 входу узла формирования вектора, третий вход которого подключен к шестнадцатому выходу блока управления и второму входу счетчика, четвертый и пятый входы узла формирова ния вектора подключены соответственно к семнадцатому и восемнадцатым выходам блока управления, выходы узла формирования вектора подключены к вторым входам блока вычи- . 45 тания и первым входам четвертого регистра, второй вход которого подключен к девятнадцатому выходу блока управления, выход четвертого регистра подключен к первому входу шес того блока элементов И, второй входкоторого подключен к двадцатому выходу блока управления, четвертый и пятый входы которого являются соответственно первым и вторым уп равляющими входайи устройства, выход шестого блока элементов И являетсяин" формационным выходомустройства. Кроме того, в блок управления введены распределители импульсов, регистры, генератор импульсов, триггеры, элемент задержки, счетчик, элементы ИЛИ и элементы И, выход генератора импульсов подключен к первым входам первого - шестого элементов И, выходы первого - четвертого элементов И подключены к входам соответствующих распределителей импульсов, первые выходы первого и второго распределителей импульсов подключены к первым входам соответственно седьмого и восьмого элементов И, выходы которых.подключены к первому и второму входам первого элемента ИЛИ, выход .первого элемента ИЛИ подключен к входу первого регистра, выходы которого подключены к вторым входам соответственно четвертого - первого элементов И, первый выход четвертого распределителя импульсов подключен к пер. вому входу второго элемента ИЛИ, второй выход четвертого распределителя импульсов подключен к первому входу счетчика, третий выход четвертого распределителя импульсов подключен к первому входу третьего элемента ИЛИ и первому входу четвертого элемента ИЛИ, выход которого подключен к первому входу первого триггера, второй вход которого подключен к выходу пятого элемента ИЛИ, второй выход первого распределителя импульсов и первый выход третьего распределителя импульсов подключены соответственно к третьему и четвертому входам первого элемента ИЛИ, третий выход первого и второй выход третьего распределителей импульсов подключены соответственно к второму и третьему входам второго элемента ИЛИ, четвертый вход которого подключен к четвертому выходу первого распределителя импульсов, пятый выход первого распределителя импульсов и третий выход третьего распределителя импульсов подключены соответственно к первому и второму входам пятого элемента ИЛИ и к второму и третьему входам третьего элемента ИЛИ, выход которого подключен к первому входу шестого элемента ИЛИ и входу элемента задержки, шестой выход первого распределителя импульсов подключен к четвертому входу третьего элемента ИЛИ и второму входу четвертого элемента ИЛИ, седьмой выход первого и четвертый выход третьего распределителей импульсов подключены соответственно к первому и второму входам седьмого элемента ИЛИ, вто рой .выход второго распределителя импульсов подключен к третьему входу седьмого элемента ИЛИ н второму входу счетчика, выход которого подключен к третьему входу первого элемен та ИЛИ, восьмой выход первого распределителя импульсов подключен к первому входу восьмого элемента ИЛИ, выход которого подключен к первому входу второго триггера, второй вход 15 которого подключен к пятому выходу третьего распределителя импульсов, девятый выход первого распределителя . импульсов и третий выход второго распределителя подключены соответствен но к первому и второму входам девятого элемента ИЛИ, десятый выход первого распределителя импульсов подключен к первому входу десятого элемента ИЛИ и первым. входам второго и И третьего регистров, вторые входы .которых подключены к четвертому выходу второго распределителя импульсов, второй вход десятого элемента ИЛИ подключен к первому входу пятого щ распределителя импульсов, второй выход которого подключен к второму входу восьмого элемента ИЛИ, третий выход которого подключен к первым входам третьего и четвертого тригге-Р 9 в, выход третьего триггера подключен к второму входу пятого элемента И, выход которого подключен к входу пятого распределителя импульсов, выход четвертого триггера подключен к второму входу шестого элемента И, выход которого подключен к входу шестого распределителя импульсов, первый и второй выходы которого подключены к второму и четвертому45 входам соответственно шестого и седьмого элементов ИЛИ, третий выход шестого распределителя импульсов подключен к первым входам пятого и шестого триггеров, выход пятого0 триггера подключен к первому входу девятого элемента И, второй вход которого подключен к четвертому выходу шестого распределителя импульсов, объединенные вторые входы седьмого и восьмого элементов И, второй вход четвертого триггера, вторые входы пятого и шестого триггеров, шестой вход первого элемента ИЛИ ивторой вход третьего триггера явля-ются соответственно первым - пятымвходами блока управления, выходэлемента задержки, выход второгоэлемента ИЛИ, одиннадцатый выходпервого распределителя импульсов,выход девятого элемента ИЛИ, выход третьего регистра,выход второго регистра, пятый выход второгораспределителяимпульсов, второй выход четвертогб распределителя импульсов, шестой выход второго распределйтеля импульсов, первый выходпервого триггера, пятый выход шестого распределителя импульсов, выход десятого элемента ИПИ, шестойвыход шестого распределителя импульсов, второй выход первого триггера, выход шестого триггера, выходшестого элемента ИЛИ, выход седьмого элемента ИЛИ, выходы второготриггера, седьмой выход шестогораспределителя импульсов и выходдевятого элемента И являются соответственно первым - двадцатым въпсодами блока управления. Кроме того, в узел формирования вектора введены блоки элементов И, блок элементов ИЛИ, блок регистров блоки сумматоров, элементы И и элемент ИЛИ, выход первого блока элементов И подключен к первому входу блока элементов ИЛИ, выходы которого подключены к соответствующим первым входам блока регистровВ выход первого элемента И подключен к первому входу элемента ИЛИ, выход которого подключен к второму входу блока регистров, первый выход блока регистров подключен к первому входу второго блока элементов И и первому входу первого блока сумматоров, выход каждого блока сумматоров подключен к первому входу последующего блока сумматоров, группа выходов блока регистров подключена к вторым входам соответствующих блоков сумматоров, кроме последнего, группа выходов блока регистров, кроме последнего выхода группы, подключена к вторым входам второго блока элементов И, выход которого подключен к второму входу блока элементов ИЛИ, выход последнего блока сумматоров подключен к первому входу второго элемента И, выход которого подключен к второму входу элемента ИЛИ, первый вход первого блока эле 1149295 0ментов И и первый вход первого элемента И, второй вход последнего блока сумматора, третий и четвертые входы блока регистров и вторые объединенные входы первого элемента И и первого блока элементов И и объединенные второй вход второго элемента И и третий вход второго блока элементов И являются соответственно первым, вторым, третьим, четвертым и пятым 10 входами узла Формирования вектора, первый и группа выходов блока регистров являются выходамн узла Формирования вектора.Кроме того, в узел формирования 15 входной последовательности введены группа формирователей обратного кода и группы блоков сумматоров, выход каждого, кроме последнего блока сумматора первой группы, под ключен к первому входу последующего блока сумматора первой группы и входу соответствующего Формирователя обратного кода группы, выход последнего блока сумматоров первой группы 25 подключен к входу последнего.форми,рователя обратного кода группы, ервый вход первого блока сумматоов первой группы объединен с входом ервого формирователя обратного ко- щ а группы, выход каждого формирователя обратного коДа группы подключен к первому входу соответствующего блока сумматоров второй группы, вторые входы блоков сумматоров второй группы, кроме последнего, объединены с вторыми входами соответствующих блоков сумматоров первой группы, первый вход первого блока сумматора первой группы, вторые входы каждого блока сумматора первой группы и второй вход последнего блока сумматора второй группы являются входами узла формирования входной последовательности, вход первого Формирова- щ теля обратного кода группы и выход каждого блока сумматора второй группы являются выходами узла формирова ния входной последовательности.еНа Фиг. 1 изображена структурная 50 схема устройства для сжатия и восстановления информации, на Фиг. 2 - схема узла формирования вектора; на фиг, 3 - схема блока сумматора по модулю ш,в прямых кодах, на фиг. 4 - 55 схема узла формирования входной пос. ледовательности; на фиг. 5 - схема формирования обратного кода, на фиг. 6 - схема блока сумматора помодулю ш в обратных кодах, на фиг. 7 - схема блока вычитания, на фиг. 8 - схема блока элементов И, на фиг. 9 - схема блока управления на фиг. 10 - .последовательность изменения состояний выходов первого регистра блока управления, на Фиг.1последовательность изменения состояний выходов второго регистра блока управления.Устройство для сжатия и восстановления-информации содержит блок 1 памяти, узел 2 формирования вектора, узел 3 формирования входной последовательности, блок 4 вычитания,счетчик 5, блоки б и 7 сравнения, блоки 8 - 11 регистров, регистры 12 в 15, блоки 16 - 21 элементов И, блок 22 элементов ИЛИ, блок 23 элементов НЕ, дешифратор 24, блок 25 управления, информационный вход 26 устройства, управляющий вход 27 и 28 устройства, информационный выход 29 устройства, блоки 30 и 31 элементов И, элементы И 32 и 33, блок 34 элементов ИЛИ, элемент ИЛИ 35, блок 36 регистров, блок 37 сумматоров, сумматоры 38 и 39, регистр 40, эле" мент ИЛИ 41. Триггер 42, элементы И 43 и 44, элементы ИЛИ 45, блок 46 сумматоров, формирователь 47 обратного кода, блок 48 сумматоров, дешифратор 49, дешифратор 50, сумматоры 51 и 52, формирователи 53и 54 обратного кода, регистр 55,элементы ИЛИ 56,и 57, триггер 58,дешифратор 59, элементы И 60 - 63,Формирователь 64 обратного кода,сумматоры 65, элементы И бб - 75,элементы ИЛИ 76 - 85, генератор 86импульсов, регистры 87 - 89, счетчик 90, триггеры 91 - 96, элемент 97 задержки, распределители 98 - 103 импульсов,Блок 1 памяти предназначен для приема, хранения и выдачи сжатой информации, узел 2 формирования вектора преобразует двоично-кодированный р-разрядный вектор входного информационного массива в двоичнокодированный р-разрядный вектор В(й) состояния линейной последовательностной схемы.Узел 3 формирования входнойпоследовательности преобразует двоич.но-кодированный р-разрядный векторв двоично-кодированный вектор У(г)295 49 12сы другим блокам устройства. Блок36 регистров предназначен для приемаи хранения р-разрядного двоично-кодированного вектора.5 Формирователи 47 обратного кодасодержат (и) элементарных Аормирователей обратного кода, каждый изкоторых предназначен для полученияобратного кода Г 3 = , .- Ь-раз 10 рядной двоично-коднрованчой цифры6 = г,, , где- дополнение до числа (ш - 1), щ - основаниесистемы счисления, в которой представлена цифра С (ь. 1Ь).15 Устройство работает следующимобразом,От внешних источников на информационный вход 26 периодически поступают векторы из входного информационрр ного массива 11.Входная дискретная информация,подлежащая сжатию, содержит разрядные векторы, представленные в алфавите25 х = 0,1,2ш11 входной последовательности линейнойпоследовательностной схемы, который имеет разрядность Ь.Блок 4 вычитания выполняет опе. - рации вычитания по модулю в над двоично-кодированными р-разрядными векторами. Счетчик 5 формирует адреса ячеек блока 1 памяти, в которые записывается сжатая информация.Блок 6 сравнения предназначен для сравнения содержимого счетчика 5 с содержимым регистра 15, блок 7 сравнения - для сравнения вектора, считанного из блока 1, с вектором маркера, блок 8 регистров - для.приема и хранения в и регистрах двончно" кодированных р-разрядных векторов входной информации, блоки 9 - 10 регистров - для приема и хранения в и регистрах двоично-кодированных р-разрядных векторов.Блок 1 регистров предназначен для приема в и сдвиговых регистрах. двоично-кодированного вектора 11(й) разрядности Ь,2 ЬЬп и выдачи на -ом такте сдвига Ь-разрядного кода с младшего регистра (г"1,2п).Регистр 12 предназначен для,хра-, нения р разрядного вектора воспроизведенной информации, регистр 13 - для 50 для хранения Ь-разрядного вектора маркера, регистр 14 - для хранения Ь"разрядного вектора информации, считанного из блока 1 памяти, регистр 15 - для хранения г-разрядногоЭ 5еса последней ячейки блока 1 пам ти, куда записана сжатая информацияеБлоки 16-17 элементов И разрешают передачу на входы соответствующих 4 р блоков двоично"кодированных векторов разрядности Ь,2 ЬпЬ,блок 18 элементов И разрешает передачу на информационный выход 29 р-разрядного двоично-кодированного вектора. 45 1Блоки 19-21 элементов И предназначены для разрешения передачи на вьмоды соответствующих блоков Ь-разрядных двоичных векторов, блок 22 элементов ИЛИ выполняет операции 5 б ИЛИ над Ь-разряднымн двоичными векторами, блок 23 элементов НЕ - логическую операцию НЕ над р-разрядными двоично-кодированными векторами. Де" шифратор 24 формирует на выходе 55 сигнал логической единицы при поступлении на вход р единиц. Блок 25 управления формирует управляющие импуль. где ш - целое положительное число.В устройстве векторы входнойинформации интерпретируются какчисловые векторы, представленные впозиционной системе счисления с основанием ш,Векторы входной информации передпоступлением на информационный вход26 переводятся в двоично-кодированное представление, т,е. каждая цифраисходного вектора представляется спомощью Ь двоичных цифр; где Ь -наименьшее целое число, для котороговыполняется следующее соотношениеЬ1 оя ш.гНапример, двоично-кодированноепредставление десятичной цифры состоит из четырех двоичных цифр(ш = 10, Ь = 4),Входной информационный массив Ив двоично-кодированном виде содержитг р-разрядных (р = Ь и) векторов .а; Ы = 1,г),Перед приходом каждого векторавходной .информации поступает науправляющий вход 27 сигнал, по кото.рому устройство начинает работатьв режиме сжатия информации. Блок 25 управления вырабатывает сигнал разрешения записи вектораИ; в блок 8 регистров, а затем в узел формирования вектора.