Селекторный канал

(19) (11) А 3151) С 06 Р 3/04 ф р".,ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСНОВЙГ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТИЙ(56) 1. Каналы ввода-вывода ЭВМЕС, М., "Статистика", 1975,гл. 6,2, Авторское свидетельство СССРВ 525081, кл. С 06 Р 3/04, 1976 (прототип)(54)(57) 1. СЕЛЕКТОРНЫЙ КАНАЛ, содержащий регистр данных, блок буфернойпамяти данных, блок управления интерфейсом, регистр команд и блок подсчета байт, первый и второй входы которого соединены соответственно с первыми и вторыми входами регистра команди канала, а выход подключен к первомувходу блока управления интерфейсом,второй вход которого соединен с выходом регистра команд .и первым выходомканала, первый вход и выход регистраданных, первый вход и первый выходблока буферной памяти данных, третийвход и первый выход блока управленияинтерфейсом являются соответственнотретьим, четвертым и пятым входамии вторым, третьим и четвертым выходами канала, четвертый вход и второйвыход блока управления интерфейсомсоединены соответственно с вторыми,выходом и входом блока буферной памяти данных, о т л и ч а ю щ и й с ятем, что, с целью повышения быстродействия канала, в него введены блокконтроля байт., мультиплексор, регистрмасок, блок подсчета байт в буферной памяти, блок выборки байт, счетчикмладшего адреса, дешифратор и блокзавершения выборки байт, причем первый выход блока завершения выборкибайт соединен с первым выходом канала, а первый вход с первым входомблока выборки байт и выходом блокаподсчета байт, второй вход - с вторым входом блока выборки байт и выходом регистра команд, третий вход -с первыми входами блока контролябайт регистра масок и блока подсчета байт в буферной памяти, вторымвходом регистра данных, третьим входом блока буферной памяти данных,пятым входом блока управления интерфейсом и первым выходом блока выборки байт, четвертый вход - с третьимвходом блока выборки байт и вторымвыходом блока буферной памяти данных,пятый вход - с первым входом мультиплексора, третьим входом регистраданных, вторым входом регистра масок и выходом дешифратора, шестойи седьмой входы - соответственно с третьим выходом блока управления интерфейсом и с первым выходом регистра масок, восьмой вход - с шестымвходом канала и четвертым входомрегистра данных, а девятый вход -с третьим входом регистра масок и седьмым входом канала, шестой входблока управления интерфейсом соединен с четвертым входом блока выборкибайт и выходом блока контроля байт,второй вход которого соединен с четвертым входом блока буферной памятиданных и выходом мультиплексора, второй вход которого соединен с выходомрегистра данных, пятым и шестым вхо(СИ 2, СИ 4) - второй синхросигнал влинию 180 (С 2), которые по шинам 37поступают в блоки канала 1.Операция записи. После загрузкиуправляющей информации в канал 1 и 5успешной начальной выборки устройства ввода - вывода микропрограммойканала по сигналам в линии 115 нашинах 22 устанавливается триггер 109и одновременно в блоке 17 через злемент И-НЕ 194 устанавливается триггер 191, Запрос данных по шине 41поступает в процессор 2, где вызывается микропрограмма передачи данныхканала, которая выполняется эа 3 15микрокоманды процессора 2,Разгрузка регистров процессора 2,используемых в микропрограмме передачи данных, в локальную память 5 (см.фиг, 15), 20Чтение адреса данных из локальнойпамяти 5 в блок 7 и на вход арифметическо-логического устройства 4, Модификация адреса данных на + 8 черезустройство 4 и запись его в локальную 25память 5. В этом же такте запускается блок 7 для чтения данных из оперативной памяти 6 в регистр 8. Третья микро 30 команда не выполняется до завершения чтения данных из оперативной памяти 6, Когда данные из оперативной памяти 6 прочитаны, то блок 7 выдает в канал сигнал загрузки слова оперативной памяти 6 в регистр 8, который по шине 31 поступает в канал 1. Последний принимает полное слово с шин 32 в регистр 8, так как регистр 13 в операциях записи выключен. Через элемент И 200 блока 17 сбрасывается40 триггер 191, тем самым включая в работу блок 16 по шине 42. Допускается на выполнение третья микрокоманда.Загрузка регистров процессора 2 иэ локальной памяти 5.В блоке 16, если регистр 70 пустой, через элемент И 166 выдается сигнал в линию 177 на шину 37 загруз - ки регистра 70 из регистра 8. Соот ветствующий байт регистра 8 через мультиплексор 19 передается в регистр 70. В конце передачи счетчика 53 в блоке 9 уменьшается по шине 38 на 1, а счетчик 10 увеличивается по 55 шине 39 на +1. Через один такт канала 1, если регистр 70 освободится, предыдущие действия повторяются. Когда состояние счетчика 10 достигает границы слова (111), то в моментпередачи последнего байта из регистра 8 (байта 7) через элемент И 198блока 17 установится триггер 191 ивызывается микропрограмма передачиданных, после выполнения которойвключается блок 16, Начало временнойдиаграммы на фиг. 13 соответствуетмоменту, когда в блоке 12 находятсябайты 4"7 регистра 8, в регистрах 76,74, 72, 70 и очередное слово данныхчитается в регистр 8 из оперативнойпамяти 6. Во втором такте канала производится загрузка прочитанного слова(байта О) в блок 12,Если в момент передачи последнегобайта регистра 8 (байта) содержимоесчетчика 53 равно "1", то по шине 23сигналом в линии 64 блокируется установка триггера 191 через элементИ 198 в блоке 17.Если счетчик 53 после очереднойвыборки байта из регистра 8 достигнетнуля, то сигналом в линии 65 по шине23 через элемент ИЛИ-НЕ 173 блок 16выключается из работы.Таким образом, байты данных считываются из оперативной памяти 6 в регистр 8, передаются в блок 12, где продвигаются к регистру 77, откуда выдаются на устройство ввода - вывода. Когда устройство ввода - вывода требует очередного байта данных, то оно устанавливает в линию 233 шины 47 сигнал информации от абонента поступающий в блок 15 (фиг. 12), Если регистр 77 загружен, то по сигналу в линии 106 на шине 30 через элемент И 225 по заднему фронту синхросигнала из линии 177 (М 1) на шинах 37 установится триггер 218 информации от канала (фиг, 13) и через элемент ИЛИ 230 по шине 46 выдается сигнал информации от канала. Устройство ввода вывода принимает байт с шин 29 и снимает сигнал в линии 233, указывая каналу 1, что байт данных принят.В канале 1 через элемент И 226 позаднему фронту синхросигнала в линии 177 (С 1) на шинах 37 установится триг гер 219, по которому через шину 44 сбрасывается триггер 85 и очередной байт данных сдвигается в регистр 77. По установленному триггеру 219 через элемент И-НЕ 227 в момент действия второго синхросигнала в линии 180 (С 2) по шине 37 сбросится триггер 218171103информации от канала, что в свою очередь приводит к сбросу триггера 219в момент действия первого синхросигнала в линии 177 (С 1) через элементИ-НЕ 228. Если устройство запроситочередной байт данных, то все предыдущие действия повторяются,Операция передачи данных на интерфейс ввода - вывода обычно заканчивается, когда счетчик 53 достигает 1 Онуля и все байты данных иэ блока 12переданы в устройство ввода - вывода. Если это происходит, то по шинам23, 30 через элемент И-ИЛИ 229 нозаднему фронту второго синхросигналав линии 180(С 2) на шинах 37 устанавливается триггер 220 конца операции,который блокирует установку триггера218 информации от канала через элемент И 225. В ответ на сигнал информации от абонента выдается сигналуправления от канала 1 (на фиг. 12не показан), что является признакомостанова для устройства ввода - вывода. Устройство ввода - вывода наэтом заканчивает обмен данными и при.сылает по линии 234 шин 47 сигналуправления от абонента, по которомув канале 1 устанавливается триггер221, сигнал с выхода которого по ши- З 0не 45 поступает в блок 17, где через элемент И 208 в линию 213 выбрасывается запрос обслуживания состояния, который вызывает в процессоре2 выполнение микропрограммы обслужи 35вания состояния устройства ввода -вывода,Операция считывания, Операция считывания с устройства ввода - вывода начинается после загрузки управля ющей информации в канал 1 и успешной начальной выборки устройства ввода вывода, когда микропрограммой канала по сигналу в линии 115 на шинах 22 устанавливается триггер 109 операции 45 данных в регистре 11 команд. Устройство ввода - вывода помещает на шины 27 байт данных и устанавливает в линии 233 сигнал информации от або нента, что приводит к установке в 50 блоке 15 триггера 215 информации от абонента по переднему фронту первого синхросигнала в линии 177 (С 1) на шинах 37 (фиг. 12, 14). Если регистр 70 пуст, то через элемент И 22455 установится по заднему фронту синхросигнала (С 2) в линии 180 триггер216, сигнал с выхода которого по ши. 218 18не 44 (линия 231) поступает в блок 12, Байт данных принимается в регистр 70. Следующим синхросигналом в линии 180 установится триггер 217 информации от канала и через элемент ИЛИ 230 выдается в интерфейс сигнал информации от канала, указывающий устройству ввода - вывода, что байт данныхс шин 27 принят. Сбрасываются триггеры 215, 216. Устройство ввода - вывода снимает сигнал с линии 233, что приводит к сбросу триггера 217 информации от канала, Все последующие байты с шин 27 принимаются аналогичнымобразом. Отметим, что при каждомприеме байта данных с шин 27 производится добавление +1 в блок 14 сигналом в линии 231 на шине 44 через элемент И-НЕ 122, если выключен сигнал в линии 178.Как только первый байт данных достигает регистра 77, то включается в работу блок 16. Сигналом в линии 106 через элемент И 167 вьщаеТся сигнал в линии 178 для загрузки регистра 8 из регистра 77. Байт данных принимается в соответствующий байт регистра 8 (согласно состоянию счетчика 10 на выходе дешифратора 20), устанавливается в регистре 13 триггер маски соответствующего байта регистра 8. В конце такта загрузки по шине 38 производится вычитание "У" из блока 9, модификация на "1" счетчика 10 (на +1 для операций считывания через элемент ИЛИ-НЕ 174, по шине 39; на -1 для операций обратного считывания через элемент И-НЕ 176, по шине 40), производится вычитание "1" из блока 14 через элемент И-НЕ 123 по сигналу в линии 178 и сброс регистра 77 по сигналу в линии 178. При загрузке хотя бы одного байта в регистр 8 всегда устанавливается триггер 192 через элемент И 203 в блоке 17,При последующих загрузках байтов данных сшин 27 описанные действия повторяются.Блок 17 выключает блок 16 и формирует запрос данных для выполнения микропрограммы передачи данных в следующих случаях: когда в процессе выборки байт достигается граница слова в регистре 8, в этом случае для команды считывания устанавливается триггер 191 через элемент И 196, а для команды обратного считывания - через элемент И 195; когда выбираетсяпоследний байт из блока 12, то по шине 23 через элемент И 197 устанав" ливается триггер 191; когда с устройства ввода считывается блок данных длиной меньшей, чем указано в счетчике 53, в этом случае устройство ввода вместо запроса ка линии 233 присылает сигнал по линии 234, который устанавливает триггер 221, сигнал. с единичного выхода которого по ши О не 45 поступает в блок 17. Если условия, описанные в первом случае не соблюдаются, то после выборки всех байтов данных иэ блока 12 в регистр 8 сигналом в линии 155 (пустой буфер) 15 через элемент И 199 устанавливается триггер 191 запроса данных, Отметим, что сигнал запроса состояния в линни 213 блокируется по сигналу на шинах 45 на элементах И 206, 207 низ ким уровнем сигнала с нулевого выхода триггера 192.Запрос данных по шине 41 поступает в процессор 2, где вызывается микропрограмма передачи данных кана ла, которая выполняется за три микро- команды (фиг, 15).Разгрузка регистров процессора 2 в локальную память 5 и ветвление по триггеру 108 и признаку в линии 214 полного слова.Прямое или обратное считывание полнОго слова. Чтение адреса данных из локальной памяти 4 в блок 7 на вход арифметико-логического устрой 35 ства 4. Модификация адреса данных соответственно на +8 или -8 через устройство 4 и запись его в локальную память 5.40В этом же такте запускается блок 7для записи данных из регистра 8 пошинам 33 в оперативную память 6.Третья микрокоманда не выполняется до завершения передачи и записи 45 переданных данных из регистра 8 в оперативную память 6. Когда данные из регистра 8 переданы, то блок 7 выдает в канал 1 сигнал свободного регистра 8, который по шине 36 посту пает в блок 17 и регистр 13. Регистр 13 сбрасывается и через элемент И 201 сбрасываются триггеры 191, 192 вторым синхросигналом по линии 180 (С 2), тем самым включая в работу 55 блок 16. Запускается после записи в оперативную память 6 данных третья микрокоманда. Прямое или обратное считывание неполного слова. Эта микрокоманда аналогична второй микрокоманде в операциях записи за исключением того, что адрес данных не модифицируется, данные с шин 32 принимаются в регистр 8 по маске слова в регистре 13, сигналом загрузки слова оперативной памяти б в регистр 8 на шинах 31 через элемент И 211 устанавливается триггер 210, триггеры 191, 192 не сбрасываются, Это дает возможность повторно войти в микропрограмму передачи данных, но уже для запи - си полного слова, после выполнения третьей микрокоманды , как описано.Загрузка регистров процессора 2 из локальной памяти 5. Операция передачи данных на интерфейсе ввода - вывода обычно заканчивается, когда содержимое счетчика 119 в блоке 14 становится равным содержимому счетчика 50-53 в блоке 9. В этом случае через элемент 222 сравнения (фиг. 12) устанавливается триггер 220 конца операции, который через элемент И 224 блокирует установку триггера 216. Дальнейшие действия на интерфейсе аналогичны действиям в операциях записи.Сигнал запроса состояния в линии 213 вырабатывается по сигналу управления об абоненте на шине 45 в блоке 17 через элемент И 207, если имеется сигнал равенства нулю счетчика байт в линии 65 и выключен триггер 192 нулевой маски; через элемент И 206, если имеется сигнал пустого блока буферной памяти данных в линии 105 и выключен триггер 192 ненулевой маски,При считывании байт в данных с устройства ввода - вывода,с блокировкой записи в оперативную память 6 установлен триггер 110 в регистре 11. Это вызывает блокировку установки триггера 191 через элемент И-НЕ 193. Кикропрограмма передачи данных не выполняется, а все описанные действия в канале выполняются.Начало временной диаграммы на фиг. 14 соответствует моменту, когда в микропрограмме передачи данных освобождается регистр 8 (в такте 1), в блоке 12 накоплены четыре байта (байты 0-3), которые расположены в регистрах 77-74.Контроль выбираемых байт, Осуществляется в блоке 18. При выполненииоперации записи выбранный байт из.регистра 8 поступает через мультиплексор 19 в блок 18 на деиафратор 184,если байт имеет неправильную четкость,то через элемент И 185 сигналом 177загрузки регистра 8 в регистр 70в линии 178 устанавливается триггер183 в момент действия второго синхросигнала в линии 180 (С 2). При выполнении операции считывания выбранный 10байт из регистра 77 поступает в соответствующий байт регистра 8 и через мультиплексор 19 ыа дешифратор 184если байт имеет неправильную четность, то при выключении триггера 182 15установится триггер 183. Адрес данных в операциях считывания модифицируется посредством триггеров 181,182 с задержкой по отношению к сигналу загрузки регистра 77 в регистр 8 20линии 178, чтобы иметь возможностьконтроля загруженного байта в регистр 8 через мультиплексор 19,Таким образом, с помощью одного дешифратора 184 четности осуществляется контроль всех выбираемых байт данных в,канале.Установка триггера 183 блокирует на шине 43 загрузку регистра 77 в регистр 8 и вызывает установку триг.- гера 220 конца операции в блоке 15 упрвления интерфейсом. Таким образом, селекторный канал обеспечивает повышенное быстродействие работы при более простой структуре и меньших аппаратурных затратах.Кроме того, структура канала легко настраивается на любую ширину слова оперативной памяти путем из менения разрядности счетчика младшего адреса, регистра масок н изменения ширины слова в регистре данных канала и при необходимости объема блока буферной памяти данных в байтах.дами подключенного соответственно к второму выходу регистра масок и первому выходу блока буферной памяти данных, выход и второй вход блока подсчета байт в буферной памяти соединены соответственно с седьмым входом и вторым выходом блока управления интерфейсом, второй выход блока выборки байт соединен с третьим входом блока подсчета байт, пятый вход - с вторым выходом блока завершения выборки байт, третий и четвертый выходы - соответственно с первым и вторым входами счетчика младшего адреса, третий вход и выход которого соединены соответственно с вторым входом канала и входом дешифратора, шестой вход блока выборки байт, четвертый вход счетчика младшего адреса и десятый вход блока завершения выборки байт соединены с первым входом канала.2, Канал по п, 1, о т л и ч аю щ и й с я тем, что блок выборки байт содержит три элемента ИЛИ, два элемента ИЛИ-НЕ, четыре элемента И, два элемента И-НЕ, причем входы первого и второго элементов ИЛИ образуют шестой вход блока, первый и второй входы первого элемента ИЛИ-НЕ, являются соответственно первым и пятым входами блока, а выход подключен к первым входам первого и второго элементов И, вторые входы которых являются третьим входом блока, третьи входы соединены с третьим входом блока, а выходы соответственно с первым и вторым входами третьего элемента ИЛИ, выходом подключенного к первому входу первого элемента И-НЕ, выход которого является вторым выходом блока, а второй вход соединен с выходом второго элемента ИЛИ и первым 1входом третьего элемента И, второй вход и выход которого соединены соот ветственно с выходом первого элемента И и первым входом второго элемента ИЛИ-НЕ, выход и вход которого соединены соответственно с третьим выходом блока и выходом четвертого элемента И,.инверсный вход которого соединен с первым входом второго элемента И-НЕ и вторым входом блока, выход второго элемента И-НЕ является четвертым выходом блока, а второй вход соединен с вторым входом четвертого элемента И, выходы первых и вторых элементов И и ИЛИ образуют первый выход блока, а четвертый вход второго элемента И и второй вход четвертого элемента И образуют четвертый вход блока.3. Канал по и. 1, о т л и ч аю щ и й с я тем, что блок контроля байт содержит триггер ошибки, триггер модификации адреса, триггер задерж ки, элемент И и дешифратор четности, причем входы дешифратора четности образуют второй вход блока, а выход соединен с информационным входом триггера ошибки и первым входом элемента И, второй вход которого подключен к синхровходу триггера задержки и входу сброса триггера модификации адреса, информационным входом соединенного с выходом триггера задержки, а нулевым выходом - с синхровходом триггера ошибки, вход установки в единицу которого подключен к выходу элемента И, второй и третий входы которого, синхровход триггера модификации адреса и информационный вход триггера задержки образуют первый вход блока, единичный выход триггера модификации адреса и нулевой выход триггера ошибки образуют выход блока.4. Канал по п. 1, о т л и ч аю щ и й с я тем, что блок завершения выборки байт содержит узел формирования полного слова, включающий триггер полного. слова, элемент ИЛИ и элемент И, узел формирования запроса состояния, состоящий из коммутатора сигналов: состояния, и узел формирования запроса данных, состоящий из триггера запроса данных, триггера ненулевой маски слова и коммутатора сигналов запроса данных, причем группа входов коммутатора сигналов запроса данных соединена с первого по шестой, восьмым, девятым и десятым входами блока и единичным выходом триггера ненулевой маски слова, группа входов коммутатора сигналов состояния подключена к первому, второму, четвертому и шестому входам блока и нулевому выходу триггера ненулевой маски слова, первые информационные входы триггера запроса данных и триггера ненулевой маски слова подключены соответственно к первому и второму выходам коммутатора сигналов запроса данных, синхровходы - к третьему входу блока, а вторые информационные входы - к третьему выходу ком1103218 багыРанцеЮ/ Уолли(гг 7/ гамака гислгя 8 лрюцессюра гЭизгьнуо лачлть Х,иЭ ОдрЬтногю счцтибоиця( евшего ГЯОФ(УгуАггею реги Я лрюцессора яюнальную ла,еять Х ВрЭнОЕ сцияиЬнисЯ 8 д 0 0 цратное сццлгираниеОО=(/ Прнюе и Оюрсгтнюе Глагачо сяоаа(7 гО=О люлнюгю оююа(дч Ц тийнцс нелюлнюгоГлююа(г(О=О) Фщнце о реса Оан ги иг люкальнюц (ли 5 Имл 7Виисо ресгг ОанЮ Цг ЛРКаЛЬной Рннпц 5 8 фетюк у щнмо реса Г 7 анКнг ЯокОЛЬнюй ФУЛФ Х ООЯОН 7 а риал ид люв 2 льно(7кяа ХЮЛгок 7 Загрузка сюРа Олератилнайлаац р регисло Йщ нрк канона (О/ СбсЫный регистр 8 Составитель В. ВертлибРедактор О. Колесникова Техред Т.Маточка Корректор И, Муска Заказ 4981/37 Тираж 699ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж"35, Раушская наб., д. 4/5 Подписное Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 уиаагия но 6афеагюЬею нериуиетццескрЛОгиНЕСнОЕ уСлг 8 О О,Лага регцслгуаЮО ООЕралгиРнуОламялгь Иирикоиия но-О ОЩЕО Вюннк Е ОрцОлстццескр - югицккре ЬстУюцстй О.ались регистрОлералгц 8 нувламять.го грудкарегистсррФЖю СОРа иэ ЛРКаЛЬОйламялгц 5 Юоенце ЛЬннал иолсралгил ной ломя(ли 5 Орегцсгр д ЛрмОВЕ Серра Ю регистре п. Менце Фанньа цэ ОлйщиЮиюй лаСгю" юрегистр д. аЬОыюно РгЬеня Фере.г арцОметцчеГкР- люгццескюе юуоцтлФ ц огрузна егистррд лроцес- . що и лркаяьнойламялги 5 ф1103218 мутатора сигналов запроса данных,.четвертым выходом соединенного свходом установки единицы триггеразапроса данных, выход которого является вторым выходом блока, инверсныйи прямой входы элемента И подключенысоответственно к второму и восьмомувходам блока, а выход - к единичномувходу триггера полного слова, нулевойвход и выход которого соединены соответственно с девятым входом блока ипервым входом элемента ИЛИ, второйвход которого является седьмым входом блока, выходы элемента ИЛИ, коммутатора сигналов состояния и триггера запроса данных образуют первыйвыход блока,5. Канал по и. 1, о т л и ч аю щ и й с я тем, что блок управления интерфейсом содержит семь триггеров, четыре элемента И, два элемента И-НЕ, элемент сравнения, элементИ-ИЛИ и элемент ИЛИ, причем входсброса и выход первого триггера соединены соответственно с выходом первого элемента И и первым входом второго элемента И, выходом подключенного к информационному входу второготриггера, вход сброса которого соединен с первым входом первого элемента 1И и нулевым выходом третьего триггера, выход с информационным входомтретьего триггера, единичным выходомподключенного к первому входу элемента ИЛИ, выход которого является первым выходом блока, а второй вход соединен с единичным выходом четвертого триггера, информационный вход ивход сброса которого подключены соответственно к выходам третьего элемента И и первого элемента И-НЕ, а единичньй и нулевой выходы - соответственно к прямому входу четвертогоэлемента И и первому входу второгоэлемента И-НЕ, выходы которых соедиИзобретение относится к области вычислительной техники и может быть использовано для управления обменом информации между устройством ввода- вывода и процессором. иены соответственно с информационнымвходом и входом сброса пятого триггера, единичным и нулевым выходамисоответственно подключенного к первым входам первого элемента И-НЕ итретьего элемента И, второй входкоторого соединен с вторым входомвторого элемента И и выходом шестоготриггера, информационным входом соединенного с выходом элемента И-ИЛИ,первьй вход которого подключен к выходу элемента сравнения, первьй ивторой входы, элемента сравнения соединены соответственно с первым иседьмым входами блока, выход седьмого триггера является третьим выходомблока, а выходы второго и пятого триггеров образуют второй выход блока,информационные входы первого и седьмого триггеров подключены к второмувходу первого элемента И, третьемувходу третьего элемента И, инверсному входу четвертого элемента И, входу сброса третьего триггера и третьему входу блока, синхровходы первого,четвертого, пятого и седьмого триггеров подключены к второму входу второго элемента И-НЕ, синхровходы второго, третьего и шестого триггеровподключены к второму входу первогоэлемента И-НЕ, синхровходы первогои второго триггеров образуют пятыйвход блока, второй и третий входыэлемента И-ИЛИ, вход сброса шестоготриггера, четвертый вход третьегоэлемента И и третий вход второгоэлемента И образуют второй входблока, четвертые входы элемента И-ИЛИи второго элемента И и пятый входтретьего элемента И образуют четвертый вход блока, пятый вход элементаИ-ИЛИ соединен с первым входом блока,а вход установки в едийицу шестоготриг 1 ера подключен к шестому входублока. Известен селекторный канал, содержащий буфер данных, регистр адреса данных, регистр счетчика байт, регистр команд, блок управления передачей данных, блок формированияаппаратной и микропрограммной приостановок, регистр управления каналом 1 .Недостатком такого канала является низкое быстродействие, сложностьструктуры и большой объем аппаратуры,Наиболее близким к данному потехническойсущности являетсяселекторный канал, содержащий регистр данных, блок буферной памяти 1 Оданных, блок управления интерфейсом,регистр команд и блок подсчета байт,первый вход которого соединен с первыми входами регистра команд и канала, второй вход канала соединен с 15вторыми входами регистра команд иблока подсчета байт, выход которогоподключен к первому входу блока управления интерфейсом, выход регистракоманд соединен с вторым входом бло Ока управления интерфейсом и первым выходом канала, третий вход которогои второй выход соединены соответственно с первым входом и выходом регистра данных, четвертый вход и третий 25выход - с первым входом и первымвыходом блока буферной памяти данных,а пятый вход и четвертый выход - соответственно с третьим входом и первым выходом блока управления интерфейОсом, четвертый вход которого и второйвыход соединены соответственно с вторым выходом и вторым входом блокабуферной памяти данных 2,Недостатком этого селективного35канала является низкое быстродействиеи сложная структура.Цель изобретения - повышение быстродействия и упрощение структуры селекторного канала.Поставленная цель достигается тем, что в селекторный канал, содержащий регистр данных, блок буферной памяти данных, блок управления интерфейсом, регистр команд и блок подсче 45 та байт, первый и второй входы которого соединены соответственно с первыми и вторыми входами регистра команд и канала, а выход подключен к первому входу блока управления интерфейсом, второй вход которого соединен с выходом регистра команд и первым . выходом канала, первый вход и выход регистра данных, первый вход и первый выход блока буферной памяти дан ных, третий вход и первый выход блока управления. интерфейсом являются соответственно третьим, четвертым и пятым входами и вторым, третьим и четвертым выходами канала, четвертый вход и второй выход блока управления интерфейсом соединены соответственно с вторыми выходом и входом блока буферной памяти данных, введены блок контроля байт, мультиплексор, регистр масок, блок подсчета байт в буферной памяти, блок выборки байт, счетчик младшего адреса, дешифратор и блок завершения выборки байт, причем первый выход блока завершения- выборки байт, соединен с первым выходом канала, а первый вход - с первым . входом блока выборки байт и выходом блока подсчета байт, второй вход с вторым входом блока выборки байт и выходом регистра команд, третий вход-с первыми входами блока контроля байт, регистра масок и блока подсчета байт в буферной памяти, вторым входом регистра данных, третьим вхо. дом блока буферной памяти данных, пятым входом блока управления интерфейсом и первым выходом блока выборки байт, четвертый вход - с третьим входом блока выборки байт и вторым выходом блока буферной памяти данных, пятый вход - с первым входом мультиплексора, третьим входом регистра данных, вторым входом регистра масок и выходом дешифратора, шестой и седьмой входы - соответственно с третьим выходом блока управления интерфейсом и с первым выходом регистра масок, восьмой вход - с шестым входом канала и четвертым входом регистра данных, а девятый вход - с третьим входом регистра масок и седьмым входом канала, шестой вход блока управления Интерфейсом соединен с четвертым входом блока выборки байт и выходом блока контроля байт, второй вход которого соединен с четвертым входом блока буферной памяти данных и выходом мультиплексора, второй вход которого соединен с выходом регистра данных, пятым и шестым входами подключенного соответственно к второмувыходу регистра масок и первому выходу блока буферной памяти данных, выход и второй вход блока подсчета байт в буферной памяти соединенысоответственно с седьмым входом и вторым выходом блока управления интерфейсом, второй выход блока выборки байт соединен с третьим входомблока подсчета байт, пятый нхол -с вторым выходом блока завершения выборки байт, третий и четвертый выходы - соответственно с первым и вторым входами счетчика младшего ад. реса, третий вход и выход которого 5 соединены соответственно. с вторым входом канала и входом дешифратора, шестой вход блока выборки байт, четвертый вход счетчика младшего адреса и десятый вход блока завершения вы 10 борки байт соединены с первым входом канала.Блок выборки байт содержит три элемента ИЛИ, два элемента ИЛИ-НЕ, четыре элемента И, два элемента И-НЕ,15 причем входы первого и второго элементов ИЛИ образуют шестой вход блока, первый и второй входы первого элемента ИЛИ-НЕ являются соответствен но первым и пятым входами блока, а выход подключен к первым входам первого и второго элементов И, вторые входы которых являются третьим входом блока, третьи входы - соединены с третьим входом блока, а выходы - соответственно с первым и вторым входами третьего элемента ИЛИ, выходом подключенного к первому входу первого элемента И-НЕ, выход которого является вторым выходом блока, а второй З 0 вход - соединен с выходом второго элемента ИЛИ и первым входом третьего элемента И, Второй вход и выход которого соединены соответственно с выходом первого элемента И и первым вхо- З 5 дом второго элемента ИЛИ-НЕ, выход и вход которого соединены соответственно с третьим выходом блока и выходом четвертого элемента И, инверсный вход которого соединен с первым входом второго элемента И-НЕ и вторым входом блока, выход второго элемента И-НЕ является четвертым выходом блока, а второй вход соединен с вторым входом четвертого элемента И, выходы 45 первых и вторых элементов И и ИЛИ образуют первый выход блока, а четвертый вход второго элемента И и второй вход четвертого элемента И образуют четвертый вход блока. 50Блок контроля байт содержит триггер ошибки, триггер модификации адреса, триггер задержки, элемент И и дешифратор четности, причем входы дешифратора четности образуют второй 55 вход блока, а выход соединен с информационным входом триггера ошибки и первым входом элемента И, второй вход которого подключен к синхровходу триггера задержки и вхоцу сброса триггера модификации адреса, информационным входом соединенного с выходом триггера задержки, а нулевым выходом - с синхровходом триггера ошибки, вход установки в единицу которого подключен к выходуэлемента И, второй и третий входы которого, синхровход триггера модификации адреса и информационный вход триггера задержки образуют первый вход блока, единичный выход триггера модификации адреса и нулевой выход триггера ошибки образуют выход блока.Блок завершения выборки байт содержит узел формирования полного слова, включающий триггер полного слова, элемент ИЛИ и элемент И, узел формирования запроса состояния, состоящий из коммутатора сигналов состояния, и узел формирования запроса данных, состоящий из триггера запроса данных триггера ненулевой маски слова и коммутатора сигналов запроса данных, причем группа входов коммутатора сигналов запроса данных соединена с первого по шестой, восьмым, девятым и десятым входами блока и единичным выходом триггера ненулевой маски слова, группа входов коммутатора сигналов состояния подключена к первому, второму, четвертому и шестому входам блока и нулевому выходу триггера ненулевой маски слова, первые информационные входы триггера запроса данных и триггера ненулевой маски слова подключены соответственно к первому и второму выходам коммутатора сигналов запроса данных, синхровходы - к третьему входу блока, а вторые информационные входы - к третьему выходу коммутатора сигналов запроса да 1 гных, четвертым выходом соединенного с входом установки единицы триггера запроса данных, выход которого является вторым выходом блока, инверсный и прямой входы элемента И подключены соответственно к вто-. рому и восьмому входам блока, а вы - ход - к единичному входу триггера полного слова, нулевой вход и вьход которого соединены соответственно с девятым входом блока и первым входом элемента ИЛИ, второй вход которого является седьмым входом блока, выходы элемента ИЛИ, коммутатора сигналов состояния и триггера э,зпроса данных образуют ггервьпя выход блока.Блок управления интерфейсом содержит семь триггеров, четыре элемента И, два элемента И-НЕ, элемент 5 сравнения, элемент И-ИЛИ и элемент ИЛИ, причем вход сброса и выход первого триггера соединены соответственно с выходом первого элемента И и первым входом второго элемента И выходом подключенного к информационному входу второго триггера 1 вход сброса которого соединен с первым входом первого элемента И и нулевым выходом третьего триггера, выход - 15 с информационным входом третьего триггера, единичным выходом подключенного к первому входу элемента ИЛИ, выход которого является первым выходом блока, а второй вход соединен 20 с единичным выходом четвертого триггера, информационный вход и вход сброса которого подключены соответственно к выходам третьего элемента И и первого элемента И-НЕ, а единичный 25 и нулевой выходы - соответственно к прямому входу четвертого элемента И и первому входу второго элемента И-НЕ, выходы которых соединены соответственно с информационным входом Зо и входом сброса пятого триггера, единичным и нулевым выходами соответст 10 венно подключенного к первым входампервого элемента И-НЕ и третьего элемента И, второй вход которого:соединен с вторым входом второго элементаИ и выходом шестого триггера, информационным входом соединенного с выходом элемента И-ИЛИ первый вход которого подключен к выходу элемента срав 40нения первый и второй входы элементасравнения соединены соответственнос первым и седьмым входами блока,выход седьмого триггера являетсятретьим выходом. блока, а выходы второго и пятого триггеров образуютвторой выход блока, информационныевходы первого и седьмого триггеровподключены к второму входу первогоэлемента И, третьему входу третьего 5 уэлемента И, инверсному входу четвертого элемента И, входу сброса треть -его триггера и третьему входу блока,синхровходы первого, четвертого,пятого и седьмого триггеров подключены к второму входу второго элемента И-НЕ, синхровходы второго, трртьего и шестого триггеров подключены к второму входу первого элементаИ-НЕ, синхровходы первого и второготриггеров образуют пятый вход блока,второй и третий входы элемента И-ИЛИ,вход сброса шестого триггера, четвертый вход третьего элемента И итретий вход второго элемента И образуют второй вход блока, четвертыевходы элемента И-ИЛИ и второго элемента И и пятьпг вход третьего элемента И образуют четвертый вход блока,пятый вход элемента И-ИЛИ соединенс первым входом блока, а вход установки в единицу шестого триггера подключен к шестому входу блока,На фиг. 1 представлена блок-схемаселекторного канала и процессора;на фиг, 2-12 - примеры функциональныхсхем блока подсчета байт, блока буферной памяти данных, регистра команд,блока подсчета байт в буферной памяти, регистра масок, счетчика младшегоадреса, одного (нулевого) байта регистра данных и мультиплексора этогобайта, блока выборки байт, блокаконтроля байт, блока завершения выборки байт, блока управления интерфейсом; на фиг. 13 - временная диаграмма работы канала для операций записи на устройство ввода-вывода; нафиг. 14 в . для операций считыванияс устройства ввода-вывода; на фиг.15 -алгоритм выполнения микропрограммыпередачи данных между каналом и оперативной памятью.Селекторный канал 1 (фиг. 1) предназначен для подключения быстродействуюпгих внешних устройств к процессору 2, который содержит блок 3 микропрограммного управления, арифметическо-логическое устройство 4, локаль ную память 5, оперативную память 6, блок 7 сопряжения с оперативной памятью. Селекторный канал 1 содержит (фиг, 1) регистр 8 данных, блок 9 подсчета байт, счетчик 10 младшего адреса, регистр 11 команд, блок 12 буферной памяти данных, регистр 13 масок, блок 14 подсчета байт в буферной памяти, блок 15 управления интерфейсом, блок 16 выборки байт, блок 17 завершения выборки байт, блок 18 контроля байт, мультиплексор 19, дешифратор 20, шины 21 и 22 второго и первого входов канала 1, шины 23 и 24 выходов блока 9 и регистра 11, шины 25 первого .выхода канала 1, шины 26 счетчика, шины 27 четвертого40 входа канала 1, шины 28 выхода мультиплексора 19, шины 29 третьего выхода канала 1, шины 30 второго выхода блока 12, шины 31-33 шестогои третьего входов и второго выхода 5канала 1, шины 34 и 35 второго и первого выходов регистра 13, шины 36седьмого входа канала 1, шины 37-40первого четвертого выходов блока 16,шины 41 и 42 выходов блока 17, шины 43 выхода блока 18, шины 44 и45 второго и третьего выходов блока15, шины 46 и 47 четвертого выходаи пятого входа канала 1, шины 48выхода блока 14, шины 49 выхода дешифратора 20,Операция передачи данных в канале 1 начинается по специальной комацде процессора 2, которая задаетадрес селекторного канала 1 и устройства ввода-вывода, и при помощи специальных управляющих слов указываеткод команды, начальный адрес оперативной памяти, количество передава-.емых байт дацных и другие управляющие признаки, которые располагаютсяв регистрах канала 1 и в локальнойпамяти 5, образуя в совокупности управляющие слова канала. В локальнойпамяти 5 размещается адрес следующего комацдцого слова, адрес данных,ключи защиты, признаки и отметки,используемые в микропрограммах канала 1. Счетчик байт размещаетсяв блоке 9, младший адрес в счетчике 10, команда - в регистре 11. Регистры загружаются по шинам 21 излокальной памяти 5 процессора 2 поуправляющим сигналам ца шинах 22 изблока 3.Блок 12 буферной памяти данныхвыполнен в виде стоковой памяти. Загружается по шинам 27 из устройстваввода-вывода, по шинам 28 с выходамультиплексора 19 и разгружается 45ио шинам 29 в регистр 8 или в устройство ввода-вывода,Регистр 8 данных канала хранит8-байтное слово, которым обменивается канал 1 с оперативной памятью 6в процессе передачи данных,Регистр 13 масок хранит 8-разряднук маску слова для операций считывания с устройства ввода-вывода. Управляет приемом байт данных в регистр 8с шин 32,Блок 16 выборки байт управляетпередачей байт из регистра 8 в блок 12 буферной памяти данных через мультиплексор 19 для операций записи на устройство ввода-вывода и выборкой байт из блока 2 буферной памяти данных в регистр 8 для операций считывания из устройства ввода - вывода.Блок 17 завершения выборки байт определяет момент выключения из работы блока 16, формирует признак (полное - неполное слово) завершения выборки байт из блока 12 буферной памяти данных в регистр 8, определяет момент выхода на микропрограммную приостановку для обслуживания данных и состояния.Блок 18 контроля осуществляет контроль выбираемых байт из регистра 8 или блока 12.Блок 15 управления интерфейсом осуществляет загрузку блока 12 в операциях считывания с устройства ввода - вывода и разгрузку блока 12 в операциях записи на устройство ввода вывода, Год управлением блока 15 осуществляется начальная выборка устройства ввода - вывода, завершение операции ввода - вывода на интерфейсе и другие функции.Блок 9 подсчета байт (фиг. 2) содержит счетчики 50-53 (синхронные реверсивные двоичные 4-разрядные) элементы ИЛИ 54-60, элементы И 61-62. Загружается по шинам 21 вторым третьим байтом слова локальной памяти 5, по отрицательному управляющему сигналу в линии 63 ца шинах 22. Вьчитание из счетчика 50-53 производится отрицательным сигналом по шине 38. Блок 9 вырабатывает ца шинах 23 сигналы равенства счетчика 1, О, 15 (сигналы в линиях 64-69 соответственно).Блок 12 буферной памяти данных (фиг. 3) содержит триггеры (регистры) 70-77, триггеры (флажки) 78-85, элементы ИЛИ 86-93, элементы И 94- 101, элементы И-ИЛИ 102, 103, Управляется вторым синхросигналом по шинам 37. Нулевые выходы триггеров 78- 85 соединены с С-входом соответствующих регистров 70-77 (на фиг. 3 представлены только 2 разряда каждого буферного регистра). Если блок 12 отключен, то все триггеры 78-85 сброшены и в регистрах 70-77 присут . ствует нулевая информация, так как элементы 102-103 выключены, а сиги- лы на С-входах регистров 70-77 вк ю 1103218 12чены. При загрузке блока 12, например,иэ регистра 8 по шинам 28, когдавключается сигнал загрузки на шинах37 и загружаются "1", то включаютсяэлементы 102-103, и байт данных 5поступает в регистр 70 и последующиерегистры. В конец такта загрузки(см. Фиг. 13, 14) по заднему фронтусинхросигнала на шинах 37 устанавливается триггер 78 полного регистра 1070 через элемент ИЛИ 86, включаетсясинхросигнал на С-входе регистра 70и байт данных записывается в регистр70. В последующем такте канала черезэлементы ИЛИ 87-92, элемент И 100 15устанавливается триггер 85 полногорегистра 77 и сбрасывается триггер78, так как триггер 79 выключен ибайт данных иэ регистра 70 переписывается в регистр 77. В последующих Отактах при загрузке через регистр 70аналогичным образом байт данных запишется в регистр 76, установитсятриггер 84, так как включен триггер85 и т.д. При разгрузке блока 12, 25например, на устройство ввода - вывода по шинам 29 по сигналу сбросарегистра 77 на шинах 44 триггер 85сбрасывается и байт данных из регистра 76 передается в регистр 77, так ЗОкак включается сигнал на С-входерегистра 77, а в следующем (третьем,включая такт сброса) такте устанавливается триггер 85 и сбрасываетсятриггер 84. Через элемент И 101 Формируется сигнал 105 пустого блока 12,поступающий по шинам 30 в блоке канала 1.Блок 12 буферной памяти вырабатывает сигнал 104 пустого регистра 70, 4 Осигнал 105 пустого блока 12 и сигнал106 полного регистра 77,Регистр 11 команд (фиг. 4) содержит триггер 107 записи, триггер 108обратного считывания, триггер 109 45операции данных, триггер 110 блокировки записи в оперативную память, элементы И 111-113. Загружается по шинам21 канала нулевым байтом слова локальной памяти 5 по управляющим сигналам 5в линиях 63, 114 на шинах 22 канала.Причем если включен седьмой разряднулевого байта слова локальной памяти 5, то устанавливается триггер 107,а если седьмой, шестой разряды нулевого байта слова локальной памяти 5выключены и включен четвертый разряд,то через элемент И 111 устанавливается триггер 108. Триггер 109 устанавливается микропрограммой канала после успешной начальной выборки устройства ввода - вывода сигналом в линии 115 на шинах 22 канала, когда устройство ввода - вывода в ответ на команду от канала присылает нулевой байт состояния и сбрасывается сигналом в линии 116 на шинах 22, когда завершена передача данных и устройство ввода - вывода, присыпает конечный байт состояния. Триггер 109 разрешает обмен данными между каналом 1 и устройством ввода - вывода посредством включения команды записи или считывания в линиях 117 или 118 через элементы И 112, 113, Триггер 110 загружается третьим разрядом нулевого байта слова локальной памяти 5 на шинах 21 по управляющему сигналу в линии 63 на шинах 22. Триггер 1 10 запрещает запись в оперативную память байт данных, считываемых из устройства ввода - вывода,Блок 14 подсчета байт в буферной памяти (фиг. 5) содержит счетчик 119 (синхронный реверсивный двоичный 4-разрядный), элементы ИЛИ-НЕ 120, 121 элементы И-НЕ 122, 123. Используется только в командах считывания с устройства ввода - вывода. Лобавлением 1 в счетчик 119 производится в момент действия второго синхросигнала на шинах 37 канала по управляющему сигналу на шинах 44 во время загрузки буферного регистра 70 с шин 27, а вычитание ".1" - по управляющему сигналу на шинах 37 в конце передачи из регистра 77 по шинам 29 в регистр 8 данных канала. Если указанные и управляющие сигналы присутствуют одновременно, то счетчик 119 не считает.Регистр 13 масок (фиг. 6) содержит триггеры 124-131 масок соответственно нулевого - седьмого байт регистра 8 элементы И 132-148. Триггеры 124-131 масок устанавливаются по сигналу загрузки регистра 77 в регистр Я на шинах 37 в момент действия второго синхросигнала на шинах 37, в зависимости от содержимого счетчика 10 младшего адреса через дешифратор 20 (выходы 150-157). Регистр 13 масок сбрасывается сигналом на шинах 36 иэ блока 7 после передачи данных из регистра 8 в оперативную память 6, В регистре 13 формируется через элемент И 148 на шину 35 сигнал. полно.го слова в регистре 8.Счетчик 10 младшего адреса и де- шифратор 20 (фиг. 7) выполнен как синхронный двоичный реверсивный 4- разрядный счетчик. Регистр 11 загружается по входу 21 младшими разрядами третьего байта слова локальной памяти 5 по управляющему сигналу в линии 149 на шинах 22, Добавление "1" 10 в счетчик 10 производится по отрицательному сигналу на шинах 39, а вычитание "1" - по отрицательному сигналу на шинах 40. Выходы 150-157 дешифратора 20 подаются на входы ре гистра 13.Регистр 8 данных (фиг, 8) может быть выполнен на селектор-мультиплексорах 158- 160 с запоминанием и элементе И-ИЛИ-НЕ 161Загружается по пе реднему фронту второго синхросигнала на шинах 37 из регистра 77 с шин 29 по управляющему сигналу на шинах 37, если включен сигнал в линии 150 на выходе дешифратора 20, из оперативной 25 памяти 6 (нулевого байта слова) по шинам 32 по управляющему сигналу на шине 31, если триггер 124 нулевого байта регистра 8 сброшен, На фиг. 8 представлен только нулевой байт вось- З 0 мибайтного регистра 8. Остальные байты регистра 8 идентичны нулевому,Мультиплексор 19 (для нулевого байта) (фиг. 8) содержит, например, 4-разрядные селектор-мультиплексоры 162-164 с тремя устойчивыми состояниями по выходу элемента НЕ 165. Мультиплексоры 162-164 переключаются из третьего (высокоимпедансного) состояния сигналом в линии 150 на шинах 40 49 с выхода дешифратора 20 через элемент НЕ 165. Одноименные выходы мультиплексоров 19 всех байтов (например, вторые разряды мультиплексоров нулевого седьмого байта) объеди иены между собой. Таким образом при модификации счетчика 10 посредством дешифратора 20 выбирается через мультиплексоры 162-164 один из байтов регистра 8.50Блок 16 выборки байт (фиг. 9) содержит элементы И 166-169, ИЛИ 170- 172, ИЛИ-НЕ 173, 174, И-НЕ 175/176, линии 177-1.80 шин 37 первого выхода блока 16.55Блок 18 контроля байт (фиг. 10) содержит триггер 181 задержки сигнала в линии 178 загрузки регистра 77 в регистр 8, триггер 182 модификациирегистра 11, триггер 183 ошибки данныхв регистре 8 и дешифратор 184 "четности, элемент И 85, линии 186-187,шины 43 выхода блока,Блок 17 завершения выборки байт(фиг, 11) состоит из узла 188 формирования запроса данных, узла 189 формирования запроса состояния и узла190 формирования признака полногослова. Узел 188 содержит триггер 191запроса данных, триггер 192 ненулевоймаски слова и коммутатор сигналов запроса данных, включающий элементыИ-НЕ 193, 194, И 195-203, ИЛИ 204-205.Узел 189 представляет собой коммутатор сигналов состояния, выполненныйна элементах И 206-208 и элементовИЛИ 209. Узел 190 содержит триггер210 полного слова: элемент И 211,ИЛИ 212, линии 213-214 входят в состав линий шины 41.Блок 15 управления интерфейсом(фиг. 12) содержит триггеры 215-221,элемент 222 сравнения двух чисел,элементы И 223-226, И-НЕ 227-228,И-ИЛИ 229, ИЛИ 230, линии 231, 232шины 44. Сигнал в линии 233 на шинах47 устанавливает триггер 215, сигналв линии 234 на шинах 47 устанавливает триггер 221.На фиг. 13 и 14 приняты следующиеобозначения: С 1, С 2 - тактовыесинхросигналы соответственно первой,второй серии канала. Справа на. фиг.13, 14 указаны позиции линий, шини триггеров, взаимодействующих ссигналами, приведенными в левой стороне Фиг. 13, 14,Селекторый канал 1 работает следующим образом.Машинный такт процессора, в который входит предлагаемый канал, состоит из,первого - четвертого тактовыхсинхросигналов (СИ 1, СИ 2, СИЗ, СИ 4)длительностью каждый, например, 50 нс,Длительность такта равна 400 нс,Для увеличения быстродействия рабстыканала 1 на этапе передачи данныхтакт канала 1 выбран длительностью200 нс, т,е. в 2 раза меньше длительности машинного такта процессора.С этой целью в блоке 16 по шинам 22через элемент ИЛИ 170 из первого,третьего синхросигнала (СИ 1, СИ 3)формируется первый синхросигнал н линию 179 (С 1), а через элемент 171из второго, четвертого синхросигнала