Процессор полупроводниковой внешней памяти высокопроизводительной вычислительной системы

несовпадения с первого выхода схемы75 сравнения также поступает на тре-тий вход схемы 87 управления локаль-,ной памятью и устанавливает управляющую информацию, по которой из блока 17будет считана команда, Адрес командыс выхода счетчика 74 через четвертыйвыход блока 13 передается в блок 17Если адрес команды, указанной на 10счетчике 74, совпадает с одним из адресов, хранящихся в регистре 76, тосоответствующая этому адресу командапоступает из регистра 77 на регистркоманд для выполненияНа втором выходе схемы 75 сравнения появляетсясигнал, который передается в ре- .гистр 77 через четвертый вход и раз,решает чтение команды соответствующей совпавшему адресу,Команда с выхода регистра 77 посту-,пает на второй вход регистра 78 команд и принимается туда, если наФего первом входе есть сигнал разрешения выборки команд, С выхода регист 25ра 78 она поступает на вход дешифратора 79 команд и на четвертый входсчетчика 74 адресов команд, последняя связь используется в том случае,если выполняется команда передачиуправления по адресу, укаэанному непосредственно в команде,Адрес оперативного регистра, константа и адрес локальной памяти могутбыть также указаны непосредственно 35в команде, Информация с выхода регистра команд через третий выход блока 13 передается в,блок 16 регистровили в блок 17,После дешиФрации код команды поступает на вход схемы 95 сравнения,где производится анализ свободных ресурсовнеобходимых для выполнения выдаваемой команды, Схемы 95 сравнениявырабатывает сигнал разрешения выборки команд, который является основным сигналом разрешения загрузки ивыдачи на выполнение команды,1Код команды с выхода дешифратора 79 50поступает на третий вход схемы 95 ина входы схем управления устройствамипроцессора 4,На входы с 4-го по 12-й схемы 95совпадения с первых выходов схем 8694 управления работой устройств подается информация о .том, в каком состоянии находятся устройства процессора 4, По коду команды и этим условиям происходит анализ разрешения,выдачи команды на выполнение и, еслинет конфликтов по доступу к какимлибо устройствам процессора 4 при выполнении ранее выданных команд и выдаваемой, вырабатывается сигнал разрешения выборки команд, В этом случаепо коду команды схемы управления устанавливают информацию, которая определяет безусловное выполнениевыдаваемой команды, Если при выдачекоманды есть конфликты по доступу ккаким-либо устройствам при выполнении ранее выданных команд и выдаваемых на выполнение, то блокируетсявыдача сигнала разрешения выборки команд, что приводит к приостановкевыдачи команды на выполнение, блокируется чтение комайд из регистра 77и увеличивается значения счетчикаадресов команд,Схема. 86 управления порядком выработки команд передает через второйвыход на пятый вход счетчика адресовкоманд информацию, которая.определяет направление приема адреса перехода, При выполнении команд условногоперехода адрес принимается с выходарегистра команд через четвертый вход,При выполнении команд безусловногоперехода адрес перехода указан вблоке оперативных регистров и принимается через четвертый вход блока 13на шестой вход счетчика 74Управляющая информация может быть установлена в схему 86 при выдаче команды перехода на выполнение через второйвход, причем выполнение команд условного перехода определяет признакособого случая или признак нуля, установленные соответственно через третий и четвертый входы схемы 86 изблока 16 регистров или блока 15Схема,87 управления локальной памятью передает через втЬрой выход в блок 17 информацию, которая определяет направление приема адреса, данных и тип обращения (запись или чтение). Управляющая ийформация может быть установлена в схему 87 при загрузке директивы через второй вход с выхода схемы 82, при чтении команд в регистр 77 через третий вход с первого выхода схемы 85, при выдаче кбманд на выполнение через четвертый вход с выхода дешифратора 79 команд, при обмене между блоком 17 и памятью 5 че-17 1539 78 фера ввода через первый вход блока 17, Последующие адреса при загрузке параметров и программы на счетчике 48 формируются путем прибавления единицы к предыдущему адресу на счетчике, Верхняя и нижняя адресные границы принимаются на первые входы регистров 49 и 50 в процессе загрузки директивы, Управление направлением10 приема на регистры 49, 50 и 51 и счетчик 48, а также переключение в режим хранения для регистров 49 и 50 или в режим счета для счетчика 48 производится сигналами, поступающими из блока 13.Сигналы, управляющие направлением . приема или переключением режима рабо ты, поступают на третий вход счетчика 48, на вторые входы регистров 49 и 50.и на пятый вход регистра 5120Адрес с регистра 51 подается на первый вход накопителя 58, Кроме того, выход регистра 51 адреса подключен к вторым входам схем 52 и 53 сравнения, где производится сравнение 5 адреса с граничными условиями, Граничные условия с выходов регистров 49 и 50 поступают на первые входы схем сравнения 52 и 53, В случае наруше-ния граничных условий схемы 52 и 53 сравнения вырабатывают сигналы, которые собираются в схеме 54С выхода схемы 54 сигнал нарушения границы поступает на второй вход накопителя 58 и блокирует обращение к операционной памяти. Одновременно этот сигнал выдается35 , через второй выход блока локальной памяти,сообщая блоку 13 об ошибке обращения.11 ри записи. производится установка триггера 55 записи, выход которого 40 соединен с третьим входом накопителя 58 Помимо установки триггера 55 в блок 17 принимаютсй данные на регистр 56 записи, Регистр 56 имеет несколько входов, Первый вход регистра 56 соединен с выходным регистром буфера ввода и используется для записи директивы, На второй вход регистра записи принимаются данные из памяти 5, которые сначала, поступают в блок 14, а затем через шестой вход- в блок 17, На третий или четвертый входы регистра 56 принимаются данные иэ блока 16 регистров, Эта связь используется в командах пересылки данных из блока регистров в блок 17гСигналы, управляющие направление приема, поступают иэ блока 13 на пятый вход регистра 569 18Данные с регистра 56 поступаютна четвертый вход накопителя 58, Кро.ме того, данные с регистра 56 направляются в схему 57 дополнения до четности, Эта схема формирует контрольные разряды, которые записываются внакопитель 58 через пятый вход,При считывании из блока 17 данныеиз накопителя 58 поступают через регистр 59 считывания на первый выход:блока 17., Во время выдачи данных производится их контроль по четности всхеме 60, вход которой подключен квыщоду регистра 59, В случае нарушения четности схема 60 вырабатывает/сигнал ошибки, который передается вблок 13Блок 16 оперативных регистров процессора 4 содержит (фиг,5) первый регистр 61 адреса, второй регистр 62адреса, триггер 63 записи, регистр 64записи, первый узел 65 оперативныхрегистров, второй узел 66 оперативныхрегистров, схему 67 анализа равенства кода нулю, первый регистр 68 выдачи и второй регистр.69 выдачи,Число оперативных регистров в блоке равно 16Для сокращения временивыполнения операций, вызывающих дваи более операндов, в схему. введеныдва узла оперативных регистров, хранящих одинаковую информацию, Это позволяет одновременно считать два операнда,Выборка операндов из блока 16 регистров начинается с загрузки в регистры 61 и 62 адресов соответствующих оперативных регистров,Информация в регистры 61 и 62 поступает из регистра команды блока .13, в котором размещаются адресные поля выполняемой команды,После подачи адреса на вход блоков оперативных регистров на выходныерегистры 68 и 69. считывается содержимое соответствующих оперативных регистров узловВыходы регистров 68и 69 подключены соответственно к первому и второму выходам блока оперативных регистров,В случае записи блок 13 через пятый вход блока оперативных регистров устанавливает триггер 63 записи и соответствующее направление приема на регистр 64 записи,/На регистр 64 записи даннЫе посту-. пают через несколько входов, Для ко89 20рый передается в блок 13 через второй выход блока 15 и устанавливаетпризнак особого случая,Блок 13 управления содержит(фиг,7) счетчик 74 адресов команд,схему 75 сравнения" адресов, буферныйрегистр 76 адресов команд, буферныйрегистр 77 команд, регистр 78 команд,дешифратор 79 команд, триггер 80 ожидания директивы, схему 81 совпадения, схему 82 управления загрузкойдирективы, триггер 83 приема директивы, схему 84 совпадения ошибок, регистр 85 ошибок, схемы управления порядком выборки команды 86, локальнойпамятью. 87, оперативными регистрами 88 счетчиком внешней памяти 89,счетчиком адреса локальной памяти 90,формированием адреса внешней памяти 91, формированием данных внешнейпамяти 92, буфером вывода 93, буфером ввода 94 и схему 95 сравнения,Блок. управления предназначен дляобработки. командной и адресной информации и выполняет следующие функции:управляет загрузкой директивы;организует выборку команд;дешифрует и выдает команды навыполнение в устройства процессора 4;устанавливает режим работы процессора 4;обрабатывает ошибки,В начале работы блок 13 находитсяв состоянии ожидания директивы, т,еустановлен триггер 80 ожидания директивы, с первого выхода которого напервый вход схему 95 сравнения поступает сигнал, который блокирует выдачу сигнала разрешения выборки командс выхода схемы 95Сигнал разрешениявыборки команд является сигналом разрешения выборки из локальной памятикоманд и чтения из регистра 77, разрешения дешифрации и выдачи командна выполнение в функциональных устройствах процессора 4Один иэ операндов принимается че 45 рез первый вход блока 15 и поступает на вторые входы схем 71,72 и 73Второй операнд принимается через второй вход блока 15 и поступает в схемы 71, 72 и 73 через третий вход, Операнды на первый и второй входы по ступают одновременно.Результаты сдвига, логической обработки, сложения или вычитания с первых выходов схем 71 72 и 73 соотФ55 ветственно передаются через первый выход блока 15В случае переполнения разрядной сетки схемы 73 вырабатывается сигнал переполнения, котоСигнал разрешения выборки команд поступает на первые входы всех схем управления 86-94 и разрешает прием управляющей информации с выхода дешифратора 79 команд в эти схемы, Этот же сигнал подается на первые входы счетчика 74 команд и регистра 77, регистра 78 команд и триггера 80 ожидания директивы н разрешает выборку команд из блока 17 в регистр 77, дешифрацию и обработку команд, а также 19 15397манд с непосредственной адресациейданные поступают с регистра 13 командблока на второй вход регистра 64,На третий вход регистра 64 данные при-.нимаются из локальной памяти Процессора, При записи данных из памяти 5,которые передаются через блок 14 вблок 16 регистров, используется четвертый вход регистра 64, соединенныйс вторым входом схемы оперативных регистров,На пятый вход регистра 64 принимается сумма или разность с сумматораиз блока 15Результат логическойоперации принимается по шестому вхо"ду регистра 64Результат операциисдвига принимается по седьмому входурегистра 64Выход триггера 63 записи соединен 20с вторыми входами регистров. узлов 65и 66Выход регистра 64 подключен ктретьим входам регистров узлов 65 и66,.Кроме того, содержимое регистра 64 подается в схему 67 анализа, 5окоторая в случае нулевого состоянияпринятой информации вырабатывает признак нуля, который подается в блок 13Арифметико-логический блок 15(фиг,6) содержит регистр 70 кода операции, сдвигатель 71, схему 72 логической обработки и. сумматор 73Через третий вход в блок 15 из блока 13 поступает код операции, который запоминается на регистре 70, Вьгход регистра 70 кода операции подклю"чен к первым входам сдвигателя, схемылогической обработки и сумматора,Блок 15 выполняет операции над операндами, хранящимися только в оперативных регистрах, .Результаты выполня;емых операций записываютсятакжетолько в оперативные регистры,1539789 26 50 25рез йятый и шестой входы, при записии чтении данных из блока 17.соответственно и при обмене с памятью 5,поадресам, .хранящимся в блоке 17, через шестой вход схемы 87Запросы отблока 14 поступают на пятый и шестойвходы через седьмой вход блока 17Схема управления оперативными регистрами 88 передает через второйвыход в блок 16 регистров информацию,которая определяет направление приема адреса операнда и типа обращения(запись или чтение). Управляющая информация может быть установлена в схему 88 при, выдаче команды на выполнение через. второй вход или при записиоперандов, считанных из памяти 5 посигналу от блока 14, который подается на третий вход схемы 88 через 20седьмой вход блока 13Схема управления счетчиком 89внешней памяти передает через второйвыход в блок 14 сигнал установки режима работы счетчика объема обмена, 25по которому на счетчик из,блока 16регистров принимается количестводанных обмена, по этому же сигналуустанавливается код операции обменав блоке 14Управляющая информацияустанавливается в схему 89 только привыдаче команд обмена на выполнениечерез второй вход,Схема 90 управления счетчиком адреса локальной памяти передает через35второй выход в блок 17 управляющуюинформацию, которая определяет режимработы счетчика адреса локальной па.мяти: параллельный прием, счет илихранение, при выполнении загрузки директивы или команд обмена,Управляющая информация в схему 90может быть установлена при загрузкедирективы через второйвход с первоговыхода схемы 82, при выдаче командына выполнение через третий вход, привыполнении команд обмена блока 17 ипамяти 5 и при обмене с памятью 5,по адресам хранящимся в блоке 17Запросы на блок 14 на изменениезначения счетчика поступают в схему 90 при записи из памяти 5 черезчетвертый вход или при чтении из блока 17 через пятый вход,Схема 91 управления формированиемадреса внешней памяти передает черезвторой выход в блок 14 управляющуюинформацию, которая определяет найравление приема начального адреса и.Ф адресного смещения при выполненииоперации обмена, в которых адреса формируются в блоке 14, При выполненииобмена по косвенным .адресам управляющая.информация указывает, что адресвнешней памяти необходимо принять изблока 17Управляющая информация всхему 91 может быть установлена черезвторой вход при выдаче команды обмена на выполнение или при выполнениикоманд обмена по косвенным адресампо запросу блока 14 на третий вход ,схемы 91,-;Схема 92 управления формированиемданных внешней памяти передает черезвторой выход в блок 14 управляющуюинформацию, которая определяет направление приема данных для записи в память 5 из канала, из блока 17 или,изблока регистров, Управляющая информация в схему 92 может быть установлена через второй вход при выдаче команд на выполнение или при выполнении команд обмена с каналом вводаили блоком 17 по. запросу блока 14через седьмой вход блока 13 на третий вход схемы 92Схема 93 управления буфером вывода передает через второй выход навходы управления регистров буферавывода управляющую информацию, которая определяет порядок и направлениеприема на регистры 18 и 21, считанную из памяти 5 иэ блока регистров 16,или информацию об ошибках, передаваемую в канал вывода, Управляющая информация в схему 93 может быть установлена при выдаче команд навыполнение через второй вход по запросублока 14, через третий вход при чтении данных из памяти 5 в канал илипри возникновении ошибки по запросусхемы 84 совпадения ошибок на четвертый вход схемы 93,Схема 94 управления буфером вводапередает через второй выход на входыуправления регистров буфера вводауправляющую информацию, которая определяет порядок передачи данных через регистры 8 и 12, поступивших изканала и записываемых в память 5 илив блок 17 и специальные регистры,входящие в состав устройств процессора 4 при загрузке директивы, Управляющая информация в схему 94 можетбыть установлена при загрузке дирек".тивы через второй вход с первоговыхода схемы 82 при выдаче команд на9789 28 5 10 15 20 27 153выполнение через третий вход или припередаче данных из канала в память 5по запросу от блока 14 через четвертый вход,Окончание работы программы процес"сора 4 происходит при выполнении команды "Конец программы", Сигнал свыхода дешифратора 79 команд поступает на третий вход триггера 80 ожидайия директивы и устанавливает его,что блокирует разрешение выборки команд и переводит процессор 4 в сос.тояние ожидания директивы,Окончание работы программы процессора 4 может произойти и в результатевозникновения ошибки передачи данныхпо каналу ввода, обращения к запрещенным для программы областям памятиили при чтении неверных данных из,блока 17 или памяти 5Ошибки фиксируются на регистре 85ошибок и анализируются на схеме 84совпадения, на выходе которой формиру,ется сигнал, устанавливающий триггер80 ожидания директивы через четвертьФ вход, что блокирует разрешениевыборки команд и переводит процессор4 в состояние ожидания директивы, Посигналу с выхода схемы 84 в схемууправления буфером вывода устанавливается управляющая информация черезчетвертый вход, по которой будетосуществлена передача информации обошибках с выхода регистра 85 ошибокчерез девятый выход блока 14 в каналввода,Информация об ошибках поступает через первый, третий и седьмой входыблока управления, на первый, второйи третий входы схемы 84 и регистра85 при возникновении ошибок передачи данных по каналу вывода, ошибокпри работе с блоком 17 или с памятью5 соответственно,Таким образом, процессор полупроводниковой внешней памяти в составевысокопроизводительнОй вычислительной системы обеспечивает реализацию произвольных методов доступа кданным, размещенным в полупроводниковой внешней памяти, что приводит ксокращению объема данных, передаваемых по каналам обмена между вычислительной системой и памятью, освобождая центральный процессор от работыпо формированию массивов данных,позволяет более эффективно исцользовать оперативную память за счет управ 25 30 35 40 45 50 55 ления распределением полупроводниковой памяти непосредственно процессором 4.За счет помехоустойчивого кодирования данных и возможности динамического управления конфигурацией с помощью процессора 4 обеспечивается повьппение надежности памяти 5. 11 роцессор 4 позволяет вести тестирование и наладку памяти 5 без использования центрального процессора.Степень повьппения производительности вычислительной системы за счет введения в ее состав процессора полупроводниковой внешней памяти зависит от типа задач, выполняемых системой, и организации массивов, которые обрабатываются при решении этих задач.оформула изобретения 1. Процессор полупроводниковой внешней памяти высокопроизводительной вычислительной системы, содержащий блок управления, блок оперативных регистров, блок локальной памяти, арифметико-логический блок, выход результата которого соединен с первым информационным входом блока оперативных регистров, первый выход "Адрес/ /данные" которого соединен с первым информационным входом арифметикологического блока, второй информационный вход которого соединен с вторым выходом "Адрес/данные" блока оперативных регистров и первым информационным входом блока локальной памя ти, первый вход адреса команды которого соединен с первым выходом "Адрес/данные" блока оперативных регистров, информационный вход начальной загрузки которого соединен с одноименным выходом блока управления, первый выход сигна-. ла направления приема которого соеди" нен с входом сигнала направления прие ма блока оперативных регистров, выход признака нуля которого соединен с первым входом "Сигнал ошибки" блока управления, выход кода сигнала операции которого соединен с одноименным входом арифметико-логического блока, о т л и ч а ю щ и й с я тем, что, с целью экономни адресных пространств полупроводниковой внешней, памяти иоперативной памяти, расширения функциональных возможностей и повышенияпроизводительности вычислительной сис29 1 5397 темы за счет реализации произвольных алгоритмов доступа к данным и их предварительной обработки, в него введены приемный буферный регистр ввода, первый и второй буферные регистры ввода, передающий буферный регистр ввода, схема контроля четности, блок управления внешней памятью, схема дополнения до четности, приемный буферный регистр вывода, первый и второй буФерные регистры вывода и передающий буферный регистр вывода, причем информационный вход приемного буферного регистра ввода соединен с информационным входом процессора, выход данных приемного буферного регистра вво, да соединен с информационными входами первого и второго буферных регистров ввода и схемы контроля четности, вы ходы данных первого и второго буферных регистров ввода соединены с пер.- вым и вторым информационными входа= . ми передающего буферного регистра ввода, вход управления которого соединен 25 с одноименным входом приемного буферного регистра ввода и выходом сигнала "Запись/чтение" блока управления, выход "Нарушение четности" схемы контроля четности соединен с вторым вхо дом "Сигнал ошибки" блока управления, выход данных передающего буферного регистра ввода соединен с информационным входом начальной загрузки, блока управления внешней памятью, входом35 загрузки директивы блока управления и входом начальной установки блока локальной памяти, информационный выход которого соединен с вторым информационным входом блока оперативных ре- - 40 гистров, первым информационным входом блока управления внешней памятью и входом загрузки команды блока управления, выход команды которого соединен с входом кода команды блока ло кальной памяти, второй вход адреса команды которого соединен с одноименным выходом блока управления, выход "Управление режимом" которого соединен с одноименным входом блока локальной памяти, выход сигнала ошибки которого соединен с третьим входом "Сигнал ошибки" блока управления, четвертый вход "Сигнал ошибки" которого соединен с выходом переполнения арифметико-логического блока, первый выход данных блока оперативных регистровсоединен с. входом "Начальный адрес и приращение" блока управления внешФ 89 зоней памятью, входом "Адрес перехода". блока управления и первым информациойным входом приемного буферного регистра вывода, второй информационный вход которого соединен с вторым информационным входом блока локальной памяти, третьим информационным входом блока оперативных регистров и выходом данных блока управления внешней памятью, выход Сигнал запроса" которого соединен с одноименным входом блока управления, выход "Разрешение записи/чтения" которого соединен с одноименными входами Запись/ /чтение" приемного буферного регистра вывода и передающего буферного регистра вывода, вход данных которого является информационным выходом процессора и соединен с входом схемы.дополнения до четности, выход которой является выходом контрольного разряда процессора, первый и второй информационные входы передающего буферного регистра вывода соединены с выходами данных первого и второго буферных регистров вывода соответственно, информационные входы которых соединены с выходом данных приемного буферного регистра вывода, третий информационный вход которого соединен с выходом "Конец программы" блока управления,.второй выход Сигнал направления приема" которого соединен с входом управляющей директивы блока управления внешней памятью, выходы данных, адреса и управления внешней памятью которого являются одноименными выходами процессора полупроводниковой внешней памяти, вход данных которого является входом блока управления внешней памятью, второй информационный вход которого соединен с вторым выходом данных блока оперативных регистров.2, Процессор по п.1, о т л и ч а ю щ и й с я тем, что блок управления внешней памятью содержит регистр нижней границы адреса, регистр верхней границы адреса, схему срав- . нения адреса с нижней границей, схему сравнения адреса с верхней грани-. цей, триггер ошибки обмена, регистр кода операции, счетчик объема обмена, регистр текущего адреса, регистр приращения адреса, триггер готовности адреса, сумматор адреса, регистр подготовки данных, триггер готовности данных, регистра адреса, ре 31153978932гистр записи данных, схему совпадения, схему сравнения, регистр незанятости кубов, триггер записи, схему кодирования, с первого5 по шестнадцатый счетчики управления кубами, с первого по шестнадцатый регистры направления приема информации, мультиплексор, схему декодирования и регистр передачи информации,при этом первый информационный вход 10 блока управления внешней памятью соединен с первыми информационными входами регистра подгОтовки данных ирегистра текущего адреса, вход начального адреса и приращения блокауправления внешней памятью соединенс вторыми информационными входамирегистра подготовки данных и регистра текущего адреса и информационнымвходом регистра приращения адреса,второй информационньп вход блокауправления внешней памятью соединенс третьим информационным входом ре 15 20 гистра подготовки данных и параллельным информационным входом счетчикаобъема обмена, информационный входначальной загрузки блока управления тонки данных и информационными входагми регистров нижней и верхней границадреса, вход управляющей директивы блока управления внешней памятью соединен с входами "Разрешение приема" регистра подготовки данных, триггера готовности данных, регистра приращения адреса, регистра текущего адреса,триггера готовности адреса, счетчика объема обмена, регистров нижней и 40 верхней границ адреса, регистра кода ,операции, выход данных регистра подготовки данных через схему кодирова-. ния соединен с информационным входом регистра записи данных, выход данных которого является выходом данных навнешнюю память блока управления внешней памятью, вход разрешения приемарегистра записи данных соединен свыходом сигнала "Разрешение внешнейпамяти" схемы совпадения, с входами."Разрешение приема" регистра адреса,триггера записи, регистра текущегоадреса, с входами сброса регистровнезанятости кубов, направления прие.ма информации триггеров готовностиданных и адреса, входом разрешениясчета счетчика управления кубами ивходом вычитания счетчика объема 50 внешнеи памятью соединен с четвертыминформационным входом регистра подго обмена, первый выход которого соединен с первым входом схемы совпадения,второй и третий входы которой соединены с выходом триггера готовностиадреса и выходом триггера готовностиданных соответственно, четвертый ипятый входы схемы, совпадения соединены соответственно с выходами сигналанесовпадения схем сравнения адреса снижней и верхней границами, шестойвход схемы совпадения соединен с выходом "Отсутствие конфликтов" схемысРавнения, первый информационныйвход которой соединен с младшими разрядами адреса выхода данных регистратекущего адреса, второй информационный вход схемы сравнения соединен свыходом данных регистра незанятостикубов, первый информационный вход которого соединен с одноименными входом мультиплексора и выходом данныхсчетчика управления кубами, вход параллельных данных которого соединенс вторым информационным входом регистра незанятости кубов, первыминформационным входом регистра направления приема информации и первымвыходом адреса регистра текущего адреса, второй выход адреса которогосоединен с входом первого слагаемого,сумматора адреса, первыми информационными входами схем сравнения адреса с нижней и верхней границами иинформационным входом адреса регистра адреса, выход которого являетсявыходом адреса на внешнюю память блока управления внешней памятью, входвторого слагаемого сумматора адресасоединен с выходом адреса регистраприращения адреса, выход сумматораадреса соединен с третьим информационным входом регистра текущего адреса, второй выход счетчика объемаобмена соединен с входами разблокировки приема триггера готовности адреса и регистра кода операции, выход данных которого соединен с информационным входом триггера записи,блокировки приема триггера готовности адреса и вторым информационнымвходом регистра направления приемаинформации, выход данных которогосоединен с вторым информационным входом мультиплексора, выход данных которого и выходы триггера записи исчетчика управления кубами являютсявыходом сигнала управления на внешнюю память блока управления внешней45 33 15397 памятью, вход информации с внешней памяти которого соединен с входом схемы декодирования, выход данных ко" торой через регистр передачи инфор мации соединен с выходом данных блока управления внешней памятью, выход ошибки схемы декодирования вместе с выходом триггера ошибки обмена и схемы совпадения являются выходом сигнала запроса блока управления внешней памятью, первый и второй входы установки триггера ошибки обмена соединены с выходами сигнала сравнения схем сравнения адреса с нижней и верхней границами соответственно, вторые ин+ формационные входы которых соединены с выходами данных регистров нижней границы и верхней границы адреса соответственно, 203. Процессор по п,1, о т л и - ч а ю щ и й с я тем, что блок локальной памяти содержит счетчик адреса памяти, регистр верхней границы, регистр нижней границы, регистр адреса 25 локальной памяти, схему сравнения адреса с верхней границей, схему сравнения адреса с нижней границей, схему сборки сигналов нарушения границ, триггер записи, регистр записи, 30 схему дополнения до 4 етности, накопитель, регистр чтения и схему контроля четности, при этом вход кода команды блока локальной памяти соединен с входом установки режима регистра адреса локальной памяти, первый информационный вход которого соединен с вторым входом адреса команды блока локальной памяти, первый вход адреса команды которого соединен с вторым 40 информационным входом регистра адреса локальной памяти и первыми инФормационными входами счетчика адреса памяти и регистра записи, вторые инФормационные входы которых соединены с входом начальной установки блока локальной памяти и первыми информационными входами регистров верхней и нижней границ, входы записи которых соединены с входом управления режи мом блока локальной памяти, входами записи счетчика адреса памяти и регистра адреса локальной памяти, входом установки триггера записи и входом режима регистра записи, третий и четвертый информационные входы которого соединены с первым и вторым информационными входами соответственно блока локальной памяти, выход данных 89 34 регистра записи соединен с информационным входом накопителя и входом схемы дополнения до четности, выход контрольных разрядов которой соединен с одноименным входом накопителя, адресный вход которого соединен с выходом адреса регистра адреса локальной памяти и первыми информационными входами схем сравнения адреса с верхней и нижней границами, вторые информационные входы которых соединены с выходами данных регистров верхней и нижней границ, выходы сигналов нарушения границ схем сравнения адреса с верхней и нижней границами соединены с первым и вторым входами соответственно схемы сборки сигналов нарушения границ, выход которой соединен с входом блокировки обращения накопителяа и является выходом сигнала ошибки блока локальной памяти, прямой выход триггера записи соединен с входом записи накопителя, выход данных которо- . го соединен с информационным входом регистра чтения, выход данных которого соединен с входом схемы контроля четности и является информационным . выходом блока локальной памяти, с выходом сигнала ошибки которой соединен выход схемы контроля четности.4. Процессор по п.1, о т л и ч аю щ и й с я тем, что блок оперативных регистров содержит первый регистр адреса, второй регистр адреса, триггер записи, регистр записи, первый и второй узлы оперативных регистров, схему анализа равенства кода нулю, первый и второй. регистры выдачи, причем информационный вход начальной установки блока оперативных регистров соединен с информационными входами первого и второго регистров адреса и первым информационным входом регистра записи, второй и третий информационные входы которого соединены соответственно с вторым и третьим информационными входами блока оперативных регистров, вход управлениянаправлением приема которого соеди" нен с входом установки триггера записи и входом установки режима регистра записи, первый, второй и третий информационные входы которого соединены с первым информационным входомблока оперативных регистров, выход данных первого регистра адреса соединен с первым информационным входомпервого узла оперативных регистров10 20 25 30 35 40 45 50 55 второй информационный вход которого соединен с выходом данных регистра записи, входом схемы анализа равенства кода нулю и первым информационным входом второго узла оперативных регистров, второй информационный вход которого соединен с выходом данных второго регистра адреса, входы записи первого и второго узлов оперативных регистров соединены с прямым выходом триггера записи, выходы данных первого и второго узлов оперативных регистров соединены с информационными входами первого и второго регистров выдачи соответственно, выходы данных которых соединены с первым и вторым выходами адреса данных соответственно блока оперативных ре-, гистров, выход признака нуля которого соединен с выходом схемы анализа равенства кода нулю.5. Процессор по п,1, о т л и ч а - ю щ и й с я тем, что арифметико-ло-. гический блок содержит регистр кода операции, сдвигатель, схему логической обработки и сумматор, при этом первый информационный вход арифметико-логического блока соединен с .первыми информационными входами сумматора, схемы логической обработки и сдвигателя, первый выход данных которого соединен с выходом результата арифметико-логического бЛока, вход сигнала "Код операции" которого соединен с информационным входом регистра кода операции, выход управляющих данных которого соединен с входами управления сдвигателя, сумматора и схемы логической обработки, выход результата которой соединен с выходом результата арифметико-логического блока, второй информационный вход которого соединен с вторыми информационными входами сдвигателя, схемы логической обработки и сумматора, выход данных и выход признака переполнения которого соединены соответственно с выходом сигнала пере " полнения арифметико-логического блока.6. Процессор по п.1, о т л ич а ю щ и й с я тем, что блок управления содержит счетчик адресов ко. - манд, схему сравнения адресов, буферный регистр адресов команд, буферный регистр команд, регистр команд, дешифратор команд, триггер ожидания директивы, схему совпаде" ния, схему управления загрузкой директивы, триггер приема директивы,схему совпадения ошибок, регистр ошибок, схему управления порядкомвыборки команд, схему управления локальной памятью:; схему управления оперативными регистрами схему упУравления счетчиком внешней памяти, схему управления счетчиком адреса локальной памяти, схемы управления формированием адреса и данных внешней памяти, схему управления буфером вывода, схему управления буфером ввода и схему сравнения, при этом вход заГрузки ди" рективы блока управления соединен с первыми информационными входами счетчика адресов команд, схемы совпаде-.ния и схемы управления загрузкойдирективы, вход адреса герехода которой соединен с вторым информационным входом счетчика адресов команд,вход сигнала "Направление приема" ко-.торого соединен с выходом данных регистра команд, входом дешифратора команд и является информационным выходом блока управления, вход загрузки команды которого соединен с информационным входом. буферного регистра команд, вход сигнала вывода буферного регистра команд соединен с выходом сигнала совпадения схемы сравнения адресов, первый вход которойсоединен с выходом данных счетчикаадресов команд, входом буферногорегистра адресов команд и являетсявыходом адреса команд блока управления, выход данных буферного регистра адресов команд соединен с вторымвходом схемы сравнения адресов, выход сигнала несовпадения которойсоединен с входами записи буферногорегистра адресов команд, схемы управления локальной памятью и буферного регистра команд, выход данныхкоторого соединен с информационнымвходом регистра команд, вход разрешения приема которого соединен с выходом управляющего сигнала схемысравнения и входами разрешения приема буферного регистра команд, схемыуправления счетчиком внешней памяти,схемы управления порядком выборкикоманд, схемы .управления локальнойпамятью, схем управления оперативными регистрами, счетчиком адреса локальной памяти, формированием адреса внешней памяти, буферами вывода37 и ввода, входом разрешения чтениясчетчика адресов команд и первым входом установки триггера ожидания ди;рективы, второй вход установки которого соединен с выходом дешифратора команд и входами загрузки командсхемы сравнения и всех схем управления, третий вход установки триггераожидания, директивы соединен с выходом схемы совпадения ошибок и входомблокировки схемы управления буферомвывода, вход данных которой соединен с входом сигнала запроса блокауправления, выход управления схемыуправления буфером вывода являетсявыходом сигнала "Запись/чтение"блока управления, первый, второй итретий входы ошибок схемы совпаденияошибок соединены с вторым и третьимвходами сигнала .ошибки и входомсигнала запроса соответственно блока управления и одноименными входамирегистра ошибок, выход которого соединен с выходом сигнала "Конец рабо-.ты" блока управления, первый и второй входы блокировки схемы сравнения соединены соответственно с прямыми выходами триггеров ожидания директивы и приема директивы, входустановки триггера приема директивысоединен с входом сброса триггераожидания директивы, входом разрешения загрузки схемы управления загрузкой директивы и выходом схемы совпадений, второй вход которой соединенс обратным выходом триггера ожиданйя директивы, выход сигнала окончания загрузки схемы управления загрузкой директивы соединен с входомсброса триггера приема директивы, .выход сигнала загрузки схемы управления загрузкой директивы соединен свходами разрешения приема счетчика 3978938адресов команд и схем управления ло-кальной памятью, счетчиком адреса локальной памяти и буфером ввода и яв."ляется выходами сигнала направления 5приема и управления режимом блокауправления, входы сигнала запросаблока управления соединены с одноименными входами схем управления ло-кальной памятью, операционными регистрами, счетчиком адреса локальной памяти,формированием адреса внешней памя.ти,формированием данных внешней памяти и буфером ввода, выход управляющих данных которого является выходомсигнала "Запись/чтения" блока управления, выходы управляющих данныхсхем управления счетчиком внешнейпамяти формированием адреса и данных 20 внешней памяти образуют второй выходсигнала направления приема блока управления, выход управляющих данныхсхемы управления операционными регистрами является первым выходом сигнала 25 напраьления приема блока управления,выходы управляющих данных схем управления счетчиком адреса локальнойпамяти и локальной памятью являютсявыходом управления режимом блока уп-, 3 О равления, первый и второй входыуправляющей информации схемы управления порядком выборки команд соединены соответственно с первым и четвертым входами сигналов ошибки блокауправления, с первого по девятыйвходы информации состояния схемысравнения соединены соответственно содноименными выходами схем управления порядком выборки команд, локаль О ной памятью, оперативными регистрами, счетчиком внешней памяти, формированием адреса и данных внешнейпамяти, буферами вывода и ввода.1539 789 щий буферный регистр ввода 12, блок управления 13, блок управления 14 внешней памятью, арифметико-логический блок 15, блок 16 оперативных регистров, блок 17 локальной памяти,5 приемный буферный регистр вывода 18, два буферных регистра вывода 19 и 20, передающий буферный регистр вывода 21, схему 22 дополнения до четности, Реа р лизуя свои Функции, процессор флупроводниковой внешней памяти позволяет сократить объем данных, передаваемых по каналам обмена между вычислительИзобретение относится к вычислительной технике и может быть использовано в высокопроизводительных вычислительных системах,Целью изобретения является экономия адресных пространств полупроводниковой внешней памяти и оперативной памяти, расширение функциональных возможностей и повышение производительности вычислительной системы за счет реализации произвольных алгоритмов доступа к данным и их предварительной обработки,На фиг.1 показана структурная схема высокопроизводительной вычислитель-.ной системы с процессором полупроводниковой внешней памяти; на фиг2 З 5.структурная схема процессора полупроводниковой внешней памяти; на фиг.3 структурная схема блока управлениявнешней памятью; на фиг4 - стРУктУР Оная схема блока локальной памяти нафиг5 - схема блока оперативных регистров; на фиг,б - схема арифметикологического блока; на фиг,7 - схемаблока управления,Вычислительная система содержитоперативную. память 1, центральныйпроцессор 2, устройство .3 ввода-вывода, процессор 4 полупроводниковойвнешней памяти, полупроводниковуювнешнюю память 5, устройство 6 управления дисковыми накопителями и дисковые накопители 7Управление обменом с полупроводни"ковой внешней памятью в вычислительной системе осуществляется следующимобразом,По запросу задачи пользователя операционная система центрального проной системой и полупроводниковой внешней памятью, освободить центральный1процессор от работы по формированиюмассивов данных, более эффективно использовать оперативную память засчет управления распределением полупроводниковой внешней памяти непосредственно процессором полупроводниковой внешней памяти, а также веститестирование и наладку полупроводни-ковой внешней памяти без использования центрального процессора, 5 з,п,,ф-лы, 7 ил,ш цессора определяет области памяти 1 и памяти 5, которые будут участвовать в обмене, а также программу, в соответствии с которой будут формироваться адреса и будет осуществляться обмен данными с памятью 5Программа, а гакже параметры,которые содержат сведения об областях памяти 5, участвующих в обмене, направляются в локальную память процессора 4, Непосредственно вперед программой и параметрами в процессор 4 пере-.,дается информация, управляющая загруз"кой программы и параметров и установкой границ областей памяти 5 и локальнойпамяти процессора 4, разрешенных для данйого обмена,ИнФормация, управляющая загрузкойпрограммы и параметров в память про Чце ссор а 4 , собственно программа ипараметры . со ст авляют т ак называемуюдирективу , .Вычислительная система осуществляет связь памяти 5 через устройство 3и процессор 4, Для загрузки директивы или, передачи массива данных операционная система передает в устройство 3 Управляющую информацию, содержащую описание областей оперативной памяти вычислительной системы, в которых размещена директива или откуда будет записан или считан массив данныхе Процессор 4 после очередного сеан-. са обмена переводится в состояние ожидания директивы, Находясь в таком состоянии, процессор 4 воспринимаетпервые слова, поступающие на его вход в качестве управляющих слов директивы, 15397891539 7,89 рректор М,Пож оизводственно-издательский комбинат Патент , г. Ужгород, ул. Гагарина,11 И Составитель А.Ивановдактор А.Лежнииа Техред М.Ходанич аказ 220Тираж 558НИИПИ Государственно а по изобр11303 Ж, Рауш го комитет 5, Москва,Подписноеениям и открытиям при ГКНТ С кая наб., д, 4/5Процессор 4 обеспечивает повышениенадежности памяти 5 за счет помехо- "устойчивого кодирования информации ипрограммного восстановления информации, хранящейся в памяти 5, а такжесбор и обработку статистических данных о сбоях в работе памяти 5Процессор 4 принимает информацию10из устройства 3 через второй вход напервый вход регистра 8 С регистра 8информация может быть передана в регистр 9 или в регистр 10 в зависимости от того, какой из буферных регистров; открыт для приема, Данные в буферный регистр пересылаются группами, Максимально группа может содержать шестьдесят четыре 64-разрядныхслова, По окончании приема группыслов буферный регистр переводится изсостояния приема в режим выдачи и начинает передавать информацию в процессор 4 через регистр 12,с выходарегистра 9 через первый вход регист-ра 12 или с выхода регистра 10 черезвторой вход регистра 12, Одновременно с переключением режима работы первого буферного регистра второй буферный регистр переводится в состояниеприема информации из устройства 3,Управление считыванием из буферныхрегистров и переключением режимов ихработы производится блоком 13 процессора 4, Сигналы управления поступаютс первого выхода блока 13 на второйи третий входы регистров 8 и 12 соответственно, Аналогично организованаработа пары регистров 19 и 20 и соответствующих регистров 18 и 21,40 предназначенных для передачи информации из памяти 5 в устройство 3, Управление записью в буферных регистрах и переключение режимов работыосуществляет блок 13 процессора 445Сигналы управления поступают" с второго выхода блока 13 на первый и третий входы регистров 18 и 21,Информация передается по каналамсвязи между процессором 4 и устройством 3 словами р которые дополняютсяконтрольными разрядами (контроль почетности). Переданная по каналу ввода информация поступает с выхода регистра 8 на вход схемы 11 контроля55четности, на выходе которой формируется сигнал ошибки, поступающий напервый вход блока 13Передаваемаяв канал ввода информация с выходарегистра 21 поступает на вход схемы 5 1539789 6После приема директивы процессор 4переключается на выполнение принятойпрограммы, которая содержит команды:обмена, управляющие пересылкой дан-.ных между устройством 3 и памятью 5,Пересылка осуществляется через процессор 4, в котором находится описание областей размещения данных в памяти 1 вычислительной системы,При выполнении пересылки данныхиз памяти 1 в память 5 данные считываются из памяти 1 в устройство 3,откуда они передаются в процессор 4,Он формирует соответствующую адресную информацию и сигнал записи, осуществляет контроль правильности передачи данных из устройства 3, в процессор 4, организуя защиту памяти,формирует составной код информационного слова для исправления двойных иодиночных и обнаружения тройных ошибок,При выполнении пересылки данныхиз памяти 5 в память 1 вычислительнойсистемы процессор 4 формирует адресаи сигналы, управляющие чтением данных из памяти 5, осуществляет исправление одиночных и двойных ошибок и обнаруживает тройные ошибкиДанныеиз процессора 4 поступают в устройство 3, в котором хранится информация, указывающая, в какую область памяти 1 вычислительной системы должныбыть переданы данные, считанные изпамяти 5,Процессор 4 содержит (фиг,2)приемный буферный регистр 8 ввода,два буферных регистра 9 и 10 ввода,схему 11 контроля четности, передающий буферный регистр 12 ввода,блок 13 управления, блок 14 управления внешней памятью, арифметико-логический блок 15, блок 16 оперативныхрегистров, блок 17 локальной памяти,приемный буферный регистр 18 вывода,два буферных регистра 19. и 20 выводапередающий буферный регистр 21 вывода и схему 22 дополнения до четности,Процессор 4 в составе высокопроизводительной вычислительной системыпредназначен для организаций обменаданными между устройством 3 и памятью 5 по каналам ввода и вывода иреализации произвольных методов до".ступа к данным, хранящимся.в памя- .ти 5, с помощью программ , размещенных в блоке 17 локальной памяти ивыполняемых аппаратурой процессора 422 дополнения до четности, с выходакоторой контрольные разряды вместе синформационным словом через четвертый выход процессора передаются вустройство 3Процессор 4 имеет собственную локальную память, где хранятся программа и данные, При загрузке директивыдля программы, которая будет выполняться, устанавливаются грани 4 ныеусловия по памяти блока 17Граничные условия и программа поступают спервого выхода регистра 12 на первыйвход блока 17 в процессе загрузкидирективы,. Через первый выход блока 17,производится выдача команд в блок 13,Адрес в блок 17 поступает по второму входу с регистра команды илипо третьему входу со счетчика команд, 10расположенных в блоке 13, и выдаетсясоответственно с третьего и четвертого выходов, Кроме того, адрес вблок 17 поступает через четвертыйвход с первого выхода блока 16 регистров, Данные в блоке 17 передаютсяс второго выхода блока 16 регистровна пятый вход и с первого выхода блока 14 на шестой вход, Считанные данные из блока 17 через выход поступа- рют на первые входы блока 16 регистрови блока 14Сигналы, управляющие направлениемприема адресов и данных, выдаются спятого выхода блока 13 и принимаютсяна седьмой вход блока 17При выполнении операций обращенияк блоку 17 памяти могут быть обнаружены ошибки при чтении данных и ошибки обращения по адресу к запрещеннымобластям блока 17 для данной программы, Сигналы об этих ошибках передаются с второго выхода блока 17 черезтретий вход в блок 13,Блок 16 регистров предназначендля быстрого считывания операндов изаписи результатов выполняемых команд, Организация блока 16 регистровпозволяет в кажцый такт считыватьодин или два операнда, либо записывать один операнд,Данные в блок 16 регистров поступают с первых выходов блоков 17, 14и 15, через первый, второй и третийвходы соответственна, Кроме того, дан 55,ные принимаются через четвертый,вход блока 16 регистров из.блока 13,Эта же связь, используется для передачи в блок 16 регистров адреса, Информация, управляющая приемом адресов и данных, поступает иэ блока 13в блок 16 регистров через пятый вход,Считанные иэ блока 16 регистров операнды с первого и второго выходовнаправляются на первый и второй входы блока .15, на второй и третий входы блока .14 и на четвертый и пятыйвходы блока 17, Данные, считанные спервого выхода блока 16 регистров,направляются на четвертый вход блока 13 и на второй вход регистра 18При выполнении операций сложения,вычитания, сдвига , пересылки из регистров в регистр и логических операций результат записывается вблок 16 регистров и анализируетсяна равенство нулю, может быть выработан признак нуля, который поступаетна.пятый вход блока 13Арифметико-логический блок 15 служит для обработки целочисленных операндов и выполняет операции сложения,вычитания, логические операции и операции сдвига,Операнды в блок 15 поступают черезпервый и второй входы из блока 16регистров, Код операции поступает через третий вход блока 15 с седьмоговыхода блока 13Результат выполненияоперации выдается с первого выхода изаписывается в блок 16 регистров,При выполнении операций в блоке 1 Вможет быть выработан признак переполнения разрядной сетки, который с второго выхода поступает на шестой входблока 13Блок 14 управления внешней памятьюнепосредственно участвует в органиэации обмена вычислительной системы спамятью,5Блок 14 организуетобменмежду памятью 5 и блоком 17, междупамятью 5 и каналами связи с устройством 3, а также между памятью 5 иблоком 16 .регистров, В процессе загрузки директивы для программы, которая будет выполняться, устанавливаются граничные условия, поступающие с выхода регистра 12 через четвертый вход блока 14Данные вблок 14 в режиме записи в память 5поступают с первого выхода регистра 12 через четвертый вход, из блока 17 - через первый вход, а из блока регистров 16 - через второй и третий входы, После кодирования данныепередаются в память 5 через второйвыход, В режиме считывания из памя 1539 789 10ти 5 данные в блок 14 поступают через пятый вход для обнаружения и исправления ошибокПосле анализа, исправления и обнаружения ошибок данныепередаются через первый выход блока 14 на третий вход регистра 18, нашестой вход блока 17 или на второйвход блока 16 регистровАдресная информация поступает вблок 14 из блока 16 регистров илипамяти 1,После сравнения с граничными условиями и преобразования в соответстствии с конкретной конфигурацией памяти 5 адрес пересылается в память 5через третий выход блока 14, Сигналы,управляющие работой блока 14, подаются с восьмого выхода блока 13 черезшестой вход, Блок 14 вырабатывает 20сигналы управлейия работой памяти 5которые через четвертый выход направляются в полупроводниковую внешнююпамять,Сигналы запроса адресов или данных, считываемых из блока 17 направления приема данных, считанных из памяти 5, и сигналы нарушения граничныхусловий и обнаружения некорректируемых ошибок в данных передаются через 30пятый выход блока 14 на седьмойвход блока 1355 Управление работой всех устройствпроцессора и обеспечение йх взаимодействия осуществляет блок 13 управле 35ния, Блок 13 обеспечивает загрузку.директивы в процессор 4, формируетадрес команд, производит выборку команд из блока 17, дешифрирует кодоперации принятой команды, анализирует состояние регистров и устройств,участвующих в выполнении анализируемой команды, В случае готовности соответствующих регистров и устройствблок 13 вырабатывает разрешение навыполнение команды и сигналы, задающие временную диаграмму выполнениякоманды, Блок 13 следит за правильностью передачи информации по каналу,выдаваемой из памяти 5, считанной изблока 17, переводит процессор 4 висходное состояние по окончании выполнения программы или при нарушенииграничных условий,По окончании выполнения программыили при возникнов.нии ошибок блок 13формирует код, который указывает нато, как выполнена программа и переда-В ет его через девятый выход на чет-.вертый вход регистра 18,В исходном состоянии первая переданная по каналу ввода информациявоспринимается процессором 4 как директива и первое слово, содержащееуправляющую информацию о загрузкепрограммы и параметров и установкеограничений для программы по памятиблока 17 и памяти 5, с выходарегистра 12 поступает на восьмой входблока 13,Блок 14 управления внешней памятью (фиг3) содержит регистры 23и 24 нижней и верхней границ адреса, две схемы 25 и 26 сравнения адреса с нижней и верхней границами,триггер 27 ошибки обмена, регистр 28кода операции, счетчик 29 объема обмена, регистр 30 текущего адреса,регистр 31 приращения адреса, триггер 32 готовности адреса, сумматор 33адреса., регистр 34 подготовки данных,триггер 35 готовности данных, регистр 36 адреса, регистр 37 записиданных, схему 38 совпадения, схему 39сравнения, регистр 40 незанятостикубов, триггер 41 записи, схему 42кодирования, шестнадцать счетчиков 43управления кубами, шестнадцать регистров 44 направления приема информации,мультиплексор 45, схему 46 декодирования и регистр 47 передачи информацииБлок 14 выполняет операции обменас памятью 5 и полностью контролируетее работу,Во время загрузки директивы на первые входы регистров 23 и 24 верхнейи нижней границ принимаются граничныеусловия, поступающие с регистра передачи буфера ввода через четвертыйвход блока 14, Указанная передача осу-ществляется с помощью сигнала управления загрузкой директивы, формируемого блоком 13 и поступающего напервые входы регистров 23 и 24, В процессе выполнения команд обмена в случае, если текущий адрес памяти 5, поступающий на первые входы 25 и 26схем сравнения, превышает какую-либограницу (значение граничных. условийпоступает на вторые входы схем 25 и 26сравнения с выходов регистров 23 и 24),соответствующая схема 25 или 26 сравнения вырабатывает на выходе сигнал нарушения границы, который поступает на первыйили второй вход триггера 27 ошибкиобмена и через такт передается вблок 13 с выхода триггера 27 черезпятый выход блока 14Выполнение всех команд обмена начинается с загрузки кода операции иколичества данньи на первый вход регистра 28 кода операции и на первыйвход 29 счетчика объема обмена, Прием количества данных происходит подуправлением сигнала установкй режимаработы счетчика, который в данномслучае разрешает параллельный приемна счетчик 29, Сигнал установки режима формируется в блоке 13 и поступает через шестой вход блока 14 на второй вход счетчика 29Прием кода операции происходит втом случае, если содержание счетчика 29 равно нулю, т,е, в текущий момент, когда блок 14 не выполняет операции обмена, Сигнал нуля счетчикапоступает с первого выхода счетчика 29 на второй вход разрешения приема регистра 2825При загрузке операций обмена,в которых адреса памяти 5 формируются в блоке 14, из блока 16 регистровчерез второй вход блока 14 поступаютпоследовательно значения начального 30адреса и адресного приращения соответственно на первые входы регистра 30текущего адреса и регистра. 31 приращения адреса, Управление приемомэтих значений происходит при помощисигналов разрешения приема начального адреса и адресного приращения-, поступающих через шестой вход блока 14на вторые входы регистров 30 и 31,По сигналу разрешения приема начального адреса устанавливается триггер 32 готовности адреса, Сигнал разрешения приема поступает на первыйвход триггера 32,Операции обращения к памяти 5 могут происходить по непосредственнымадресам, формируемым в блоке 44,или,по косвеннымадресам, хранящимся впамяти 17+ В случае выполнения операции обмена по непосредственным адресам текущий адрес с выхода регистра,30 текущего адреса и адресное смещение с выхода регистра 31 поступаютна оба входа сумматора 33, с выходакоторого следующий адрес передаетсяна третий вход регистра 301Разрешением приема следующего адреса и выхода сумматора является сигнал разрешения внешней памяти, формируемый на".выходе схемы 38 совпадения и поступающий на четвертый входрегистра 30Этот же сигнал поступает на вход сброса триггера 32 готовности адреса, но при обмене по непосредственным адресам сброс триггерапо сигналу разрешения внешней памятизаблокирован сигналом кода операции,который поступает с выхода регистра 28 кода операции на третий входтриггера 32При выполнении обмена по косвенным адресам адрес из блока 17 посту 1пает через первый вход блока 14 напятый вход регистра 30 текущего адреса, Такой способ формирования адреса сохраняется на протяжении всегообмена. Управление передачей адресаиз блока 17 памяти осуществляетсясигналом разрешения приема адреса,поступающим через шестой вход блока 14 на второй вход регистра 30 ина первый вход триггера 32 готовности адреса, В отличие от организацииобменов по непосредственным адресампри обмене по.косвенным адресам адрес принимается на регистр 30 толькопо сигналам блока 13, а триггер 32по каждому сигналу разрешения внеш 1ней памяти сбрасываетсяКоманды обмена, осуществляющие запись в память 5, требуют .периодической загрузки регистра 32 готовностиданных, Данные в виде 64-разрядныхслов поступают иэ регистра ввода иблока памяти 17 через четвертый ипервый входы блока 14 на первый ивторой входы регистра 34Данные ввиде слов поступают с выхода блока 16регистров через второй и третий вхо.ды блока 14 на третий и четвертыйвходы регистра 34Управление загрузкой данных в регистр 34 по одномуиз направлений приема осуществляетблок 13, формируя сигнал разрешенияприема данных, поступающий на пятыйвход регистра 34, этот же сигнал поступает на первый вход установкитриггера 32 готовности данных,Оборудование, предназначенное для приема, анализа и переработки адреса, и данных в блоке 14, представляет собой конвейер, состоящий из регистров 30 и 36 для адреса и,регистров 34 и 37. для данных, причем регистры 37 и 36 являются выходными и связаны соответственно с вторым и третьим выхо 1539789 14дами блока 14, Передача информациив.конвейере осуществляется при условии, что есть сигнал разрешения внешней памяти, свидетельствующий о томчто разрешена передача адресаи данныхпри записи в память 5, или передачаадреса в память 5 при чтении, а также разрешен запуск счетчиков управления кубами памяти 510Анализ условий продвижения информации в конвейере осуществляет схема 38совпадения, На входы этой схемы подается следующая информация: на первый1са о гоонос днных свыхода триггера 35, на второй вход -сигнал о готовносги адреса с выходатриггера 32, на третий и четвертыйвходы - сигналы удовлетворения граничным условиям с первых выходов схем 25 20и 26 сравнения, на пятый вход - сигнал отсутствия конфликта по доступук кубам, на шестой вход - сигнал ненулевого состояния счетчика 29 объема обмена, 25Сигнал отсутствия конфликта по доступу к куб ам выр аб атыв ает ся схемой 39 сравнения, Последняя представляет собой мультиплексор, на первыйвход управления которого поступают30младшие разряды текущего адреса свторого выхода регистра 30Младшиеразряды указывают номер куба, к которому произойдет обращение по текущемуадресу, На второй вход данных мультиплексора поступают разряды регистра 40 незанятости кубов, Выходной сигнал схемы 39 свидетельствует об отсутствии конфликта по кубам,При совпадении всех. входных условий схема 38 вырабатывает сигнал разрешения внешней памяти, являющийсяосновным управляющим сигналом блока 14 и выполняющий следующие функции; разрешение продвижения конвейера адреса и данных, разрешение сбросасоответствующего разряда регистра незанятости кубов, разрешение установки триггера 41 записи, уменьшение состояния счетчика 29 объема обмена на 50единицу, сброс триггеров 35 и, 32 готовности данных и адреса, причем адреса только в случае обмена по косвенным адресам,Кроме того, сигнал передается в 55блок 13, где участвует в формировании запроса следующего адреса изблока 17 в случае обмена в режимекосвенной адресации или вызова очередного слова данных из регистра ввода при осуществлении обмена регистра ввода и памяти 5 или из локальной памяти процессора 4 при обмене блока 17 и памяти 5, Этот. сигнал также поступает на первый вход разрешения приема данных регистра 37 записи данных Подготовленные на регистре 34 и закодированные в схеме 42 кодирования данные поступают с выхода схемы 42 на второй вход регистра 37, По сигналу разрешения внешней памяти, поданному на первый вход регистра 36 адреса, осуществляется подача адреса с второго выхода регистра 30 текущего адреса на второй вход регистра 37, Сигнал разрешения внешней памяти, поданный на первый вход триггера записи, разрешает прием признака записи с выхода регистра 28 кода операции при вы полне нии обмена по з аписи данных в память 5По сигналу разрешения внешней памяти, поданному на третий вход счетчика 29 объема обмена, его состояние уменьшается на единицу, Сигнал разрешения внешней памяти разрешает сброс разряда регистра незанятости кубов, поступая на первый вход регистра 40 по младшим разрядам регистра 30, которые подаются с первого выхода регистра 30 на второй вход регистра 40Работой кубов памяти 5 управляют 16 счетчиков 43 управленияКаждому кубу поставлен в соответствие один счетчикВыбор нужного счетчика осуществляется с помощью младших разрядов адреса, поступающих иэ регистра 30 на первый вход счетчиков 43Запуск выбранного счетчика производится сигналом разрешения внешней памяти, который поступает на второй вход счетчика 43, Счетчик запускается одновременно с приемом адреса и данных на регистры 36 и 37, После запуска счетчик начинает работать с частотой синхронизации процессора 4 и через определенное время, равное циклу работы куба, на выходе счетчика вырабатывается сигнал "Конец цикла", который с нулевого выхода этого счетчика поступает на третий вход регистра 40 и устанавливает соответствующий данному счетчику разряд регистра 40 незанятости кубов, С первого выхода счетчиков 43 через четвер- тый выход блока 14 на память 5 посту 15397891516пает от каждого счетчика в соответствующий куб последовательность сигналов, задающая временную диаграмму работы куба,Режим считывания из памяти, 5 обеспечивается 16-ю регистрами 44 направления приема, мультиплексором 45 направления приема информации, схемой 46декодирования и регистром 47 блока 14,В шестнадцать регистров 44 жаправления приема по сигналу разрешениявнешней памяти, поступающему на первый вход регистров, принимается коднаправления приема считанной информацииНаправление определяется кодомоперации, поступающим в схему 44 че-.рез второй вход с выхода регистра 28кода операции, На третий вход регистров 44 подаются младшие разряды регистра 30, которые указывают код куба,из которого производится чтение, ив соответствующий регистр направления приема загружается код направления приема,Мультиплексор 45 по сигналу "Конец цикла работы куба", поступающемуна первый вход с второго выхода счетчика 43, выбирает соответствующее направлениеприема информации, котороепоступает на второй вход мультиплексора 45 с выхода регистра 44, Код направления приема информации с выходамультиплексора 45 поступает черезпятый выход блока 14 в блок 13, Данные из памяти 5 поступают в блок 14через пятый вход и анализируются всхеме 46 декодирования, которая исправляет одиночные и двойные и обнаруживает тройные ошибки, Сигнал о некорректированной ошибке формируетсяна первом выходе схемы 46 и передается через пятый выход блока 14 вблок 13Правильно считанные данныепередаются с второго выхода схемы 46через транслирующий регистр 47 ипервый выход блока 14 по направлению, определенному мультиплексором 45,а именно на приемный регистр 8, есливыполняется обмен с регистра вывода,либо на вход блока 17, либо на входблока 16 регистровОпер ации обмена с п амат ью 5 ок анчиваются после того, как счетчик 29объема обмена переходит в нулевое состояние, и сигнал с второго выходасчетчика 29 поступает на четвертый ивторой входы сброса триггера 32 готовности адресаи регистр 28 кода опера 10 ции соответственно, что переводитблок 14 в состояние ожидания следую"щей операции обмена,Блок локальной памяти содержитсчетчик 48 адреса памяти, регистр 49верхней границы, регистр 50 нижнейграницы, регистр 5 1 адреса локальнойпамяти, схему 52 сравнения адреса сверхней границей, схему 53 сравненияадреса с нижней границей, схему 54сборки сигналов нарушения границы,триггер 55 записи, регистр 56 записи,схему 57 дополнения до четности, накопитель 58, регистр 59 чтения и схему60 контроля четности, Блок 17 обеспечивает запись или чтение данных притемпе обращений одно слово за такти цикле обращения два такта,20 Схему блока 17 памяти можно разделить на две части, В одной части происходит прием, формирование и контроль адреса блока 17, Во второй части производится прием, хранение, кон троль и выдача данных, Центральноеместо в адресной части занимает регистр 51 адреса, Этот регистр можетпринимать информацию из разных устройств.процессора 4Первый вход регистра 51 подключен к реистру командблока 13 через второй вход блока 17,Эта связь используется при выполнении команд, в которых адрес блока 17задается в адресном поле команды, Навторой вход регистра 51 со счетчикакоманд блока 13 принимается адрес команды, На третий вход регистра 51 изблока 16.регистров через четвертыйвход блока 17 поступает. содержимое 40 ойеративного Регистра, Такая передача осуществляется в командах, где адрес блока 17 указывается в одном изрегистров 16 блока регистровК четвертому входу регистра 51 подключен 45 счетчик 48 адресов памяти. Счетчик 48используется для формирования адресов оперативной:,памяти в командах,организующих обмен между памятью 5 иблоком 1.7, а также в командах обменас косвенной адресацией, Первоначальное значение счетчика адресов памятидля этих команд принимается через четвертый вход блока 17 на первый входсчетчика 48, Кроме того, счетчик адресов памяти используется при загрузке директивы, Первоначальная установка счетчика 48 в этом случае осуществляется по первому входу счетчика, связанному с выходным регистром бу 15397892122перевод процессора 4 в состояние ожидания директивы-установку триггера 80,В состоянии ожидания директивы первая переданная через канал ввода информация воспринимается процессором 4как директива, С выхода регистра передачи буфера ввода через восьмой входблока 13 первое слово директивы, содержащее порядок загрузки программыи параметров, поступает на первыевходы схемы 81 совпадения и схемы 82управления загрузкой директивы, Навторой вход схемы 81 .совпадения свторого выхода триггера 80 ожиданиядирективы поступает сигнал о том,что этот триггер установлен. На вы. йоде схемы 81 формируется сигнал, который поступает на второй вход схемы82 управления загрузкой директивы и 20разрешает ей прием управляющей информации, Этот же сигнал поступает навторой вход сброса триггера 80 и напервый вход установки триггера 83.приема директивы, после чего будет 25сброшен триггер 80 ожидания и установлен триггер 83 приема директивы, Вовремя приема директивы на регистрыпроцессора 4 будут установлены граничные условие и адреса, необходимыедля работы программы, а также будутзаписаны программа и параметры вблок 17,При приеме директивы с выхода триг 35 гера 83 на второй вход схемы 95 сравнения поступает сигнал, который блокирует выборку сигнала разрешения выборки команд, На первом выходе схемы 82 управления загрузкой директивы формируется сигнал, который поступает на второй вход счетчика адресов команд и разрешает прием начального адреса программы, поступившего через восьмой вход блока 13 на третий вход 45 счетчика 74 из канала, С этого же выхода схемы 82 сигналы разрешения приема передаются в блок 14 и блок 17, где разрешают прием граничных усло/ вий на регистры границ, С первого50 выхода схемы 82 сигналы разрешения приема программы и параметров поступают на вторые входы схем управления локальной памятью 87, счетчиком адреса локальной памяти 90 и буфером ввода 94, что позволяет загрузить на счетчик адреса локальной памяти начальный адрес программы и параметров и записать их в блок 17 по адресам,формируемым на счетчике адреса локальной памяти,Все схемы управления функциональными устройствами (схемы 82, 86-94),входящие в состав блока управления,представляют собой конвейер, на ступени которого загружается управляющаяинформация, что определяет жесткоевыполнение временной диаграммы операций процессора 4, По сигналу разрешения приема на ступень конвейера принимается управляющая информация, которая затем передается с одной ступеникойвейера на другую в каждый тактсинхронизацииВыход нижней ступениконвейера управления функциональнымустройством соединен с входом управления приемом на входные регистры соответствующего исполнительного устройства,По окончании загрузки директивы навтором выходе схемы 82 формируетсясигнал, который указывает, что директива загружена, и поступает на второй вход сброса триггера 83 приемадирективы, После сброса триггера 83блок 13 начинает выполнение программы и на выходе схемы 95 формируетсясигнал разрешения выборки команд, поступающий на входы разрешения счетасчетчика 74 адресов команд, буферного регистра 77 команд и регистра 78команд, С выхода счетчика 74 первыйадрес команды поступает .на первыйвход схемы 75 сравнения, на второйвход котЬрой с выхода буферного регистра 76 адресов команд подаются адреса команд, хранящихся в буферном регистре команд, Если адрес, указанныйна счетчике 74, не совпадает ни содним из адресов команд, хранящихсяв регистре 77, то происходят записьэтого адреса в регистр 76, чтение команды из блока 17 по этому адресу изапись команды в регистр 77, а затем передача ее для выполнения на регистр 78, В случае несовпадения адресов, на первом выходе схемы 75 появляется сигнал, который поступает напервый вход регистра 76 и разрешаетприем адреса с выхода счетчика 74 через второй вход в регистр 76, Сигнапс первого выхода схемы 75 также поступает на второй вход регистра 77 иразрешает прием команды, прочитаннойиз блока 17, поступившей в блок 13через второй вход и записанной черезтретий вход в регистр 77, Сигнал