Устройство циклового фазирования аппаратуры передачи двоичных сигналов

О П И С А Н И Е- (и)6 М 94И ЗОБРЕТЕ Н ИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕеВЛЬСевУ(22) Заявлено 14,10.77(21) 2531642/18-09 (51) М, Кл,Н 04 Е 7/08 с присоединением заявкиГосударственный комнтет СССР по делам нэобретеннй н открытнй(23) Приоритет Опубликовано 05. 03. 79, бюллетень9 Дата опубликования описания 08,03,79(54) УСТРОЙСТВО ЦИКЛОВОГО ФАЗИРОВАНИЯ АППАРАТУРЫ ПЕРЕДАЧИ ДВОИЧНЫХ СИГНАЛОВИзобретение относится к связи и может использоваться в передающей и приемной частях систем передачи двоичных сигналов.Известно устройство циклового фазиро. вания аппаратуры передачи двоичных сигналов, содержащее регистр сдвига и последовательно соединенные дешифратор, счет. чик и решающий блок, а также блок стробирования 111.Однако известное устройство довольно сложно.Целью изобретения является упрощение устройства путем исключения и-дешифраторов и п-счетчиков. Для этого в устройство циклового фазирования аппаратуры передачи двоичных сигналов, содержащее регистр сдвига и последовательно ооединенные дешифратор, счетчик и решающий блок, а также блок стробирования, введен блок коррекции, вход которого соединен с выходом блока стробирования, а выход подключен к входу дешифратора, другие выходы которого подключены к разрядным входам регистра сдвига, разрядные выходы которого подключены к другим входам дешифратора и блока коррекции.На чертеже приведена электрическая схема предложенного устройства.Устройство циклового фазирования ап паратуры передачи двоичных сигналов содер.жит блок 1 стробирования, регистр 2 сдвига, дешифратор 3, счетчик 4, решающий блок 5 и блок 6 коррекции. Регистр сдвига состоит из ячеек 7.Устройство работает следующим образом. В каждом цикле принимаемого сигнала содержится М бит, из которых 1 бит принадлежитсинхрокомбинации. Расстояние между любыми двумя соседними битами синхрокомбинации равно г бит. Номера ячеек 7 регистра сдвига, подключенных к выходам дешифратора 3, определяются следующим соотношением: 1 = к г + 1, где к - целое число, лежащее в интервале 1 ( к ( 1 одт,ГПринимаемая в каждый такт двоичная информация поступает на вход блока 6 коррекции и, если на разрядных выходах (1 - .1) ячеек т регистра 2 сдвига в данный момент в параллельном двоичном коде записано чис651494 4 Формула изобретения 3ло М, сравнивается с (М + 1) -м битом синхрокомбинации. При их совпадении на выходах дешифратора 3, подключенных к разрядным входам регистра сдвига 2, появляется число (М + 1), которое следующим тактом записывается в первую и 1-е ячейки 7 регистра 2 сдвига, Продвигаясь в последнем 2, двоичное число (М + 1) появляется на разрядных выходах (1 - 1)- ячеек 7 через г тактов и используется при сравнении очередного бита информации с (М + 2)-м битом синхрокомбинации.В каждом очередном такте на выходахдешифратора 3, подключенных к разрядным входам регистра сдвига 2, устанавли- "вается двоичное число, которое определяется битом информации, принятым в данный момент, и битом; - принятым на г тактов ранее, и нИкак не связано со значением бит информации, принятых в промежутке (от первого предшествующего до (г - 1) -го включительно),Благодаря тому, что двоичные числа, поступающие с выходов дешифратора 3, подключенных к разрядным входам регистра сдвига, хранятся в нем раздельно, входная информация в устройстве разделяется на г потоков так, что в каждый из потоков попадают биты входного сигнала, отстоящие друг от друга на г тактов, Обработка информации внутри каждого из потоков осуществляется независимо от других потоков.Число М, которое записывается с выходов дешифратора 3 в регистр сдвига, каждый раз равно числу бит, совпавших с началом синхрокомбинации в том из потоков, бит которого поступил в данном такте на вход блока стробирования 1.Если в очередном такте производитсясравнение входного бита с последним битом синхрокомбинации и при этом фиксируется их совпадение, с выхода дешифратора 3 поступает сигнал на счетчик 4, отмечая обнаружение синхрокомбинации в данном потоке бит. При неоднократном повторении такогосигнала.для данного потока с выхода счетчика 4 поступает сигнал в решающий блок 5, и последний подстраивает приемную часть аппаратуры. Если же в момент, когда в 1-тых ячейках 7 было записано двоичное число М, произошло несовпадение принятого бита с (М + 1)-м битом синхрокомбинации, блок 6 коррекции вырабатывает управляющий сигнал, поступающий на вход дешифратора 3, по которому на выходах дешифратора 3, подключенных к разрядным входам регистра 2 сдвига, появляется число, которое отражает максимальное число последних принятых в данном потоке бит, совпавших с началом синхрокомбинации.15 Таким образом, блок коррекции 6 исключает возможность пропуска синхрокомбинации в цикле принимаемого сигнала.Предложенное устройство позволяет осуществлять быстрое вхождение в синхронизм при небольшом объеме памяти.20 Устройство циклового фазирования аппаратуры передачи двоичных сигналов, содержащее регистр сдвига и последовательносоединенные дешифратор, счетчик и решающий блок, а также блок стробирования,отличающееся тем, что, с целью упрощения устройства путем исключения п-дешифЗО раторов и п-счетчиков, введен блок коррекции, вход которого соединен с выходом блока стробирования, а выход подключен к входу дешифратора, другие выходы которогоподключены к разрядным входам регистрасдвига, разрядные выходы которого подключены к другим входам дешифратора и блокакоррекции.Источники информации, принятые во внимание при экспертизе1, Патент ФРГ2118018,40 кл. 21 а 136/24, 1976.