Устройство синхронизации

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИД 1.:ТЕЛЬСТВУ Союз Советсинк Соцнапнетныеекнк Респубпнн"йлнительное к авт. свид-в 2) Заявлено 30,11.7 21) 2548311/18-09 Н 04 рисоединением заявкиГосуд ственныи комитетСССРам изобретенийоткрытий(БЗ) УДК 621. 39 .662(088.8 Опубликовано 02,79. Ьюллетеь м Дата опубликования описания 150279(72) Авторы изобретения И. Домин К. Стеклов, С,Г, Воробье Одесский электротехнический институт свя им. А. С. Попова 71) Заявите 54) УСТРОЙСТВО СИНХРОНИЗАЦИ зации,инены, выдклюоров,ров И е ойтор том дклю- ифраричельный а дешиован,ход п го Изобретение относится к технике связи и может использоваться в устройствах автоматической подстройк Фазы с дискретным представлением информации.Известно устройство синхрони содержащее последовательно соед ные генератор и делитель частот ходы которого соответственно по чены ко входам четырех дешифрат при этом выходы первого и второго дешифраторов подключены ко входам Фазового дискриминатора, а выходы третьего и четвертого дешифрато подключены ко входам сумматора Однако известное устройстводостаточно быстродейственно.Цель изобретения - повьгшенибыстродействия устройства.Для этого в предлагаемое усство синхронизации введены инви дополнительный сумматор, привыход Фазового дискриминаторачен к другому входу третьего дтора, а через инвертор к друговходу четвертого дешифратора,выход сумматора через дополнитсумматор подключен к другому вхделителя частоты, а выход Фазо дискриминатора подключен к другомувходу дополнительного сумматора.На чертеже представлена структурная электрическая схема предлагаемого устройства.Устройство синхронизации содержитпоследовательно соединенные генератор1 и делитель 2 частоты, четыре дешифратора 3-6Фазовый дискриминатор 7, сумматор 8, инвертор 9 и дополнительный сумматор 10.Устройство работает следующимобразом.На вход Фазового дискриминатора7 поступают короткие импульсы, соответствующие Фронтам информационныхпосылок Ъ В , которые представляютсобой пеРиодическую последовательность-Функций (единичных импульсных Функций), следующих через интервалы времени. На другие входы Фазового дискриминатора 7 поступают сигналы тактовой частоты с выходов дешифраторов 3 и 4.В результате с выхода фазовогодискриминатора 7 нулевой сигнал через инвертор 9 разрешает работу дешиФратору 6, Фратор 5 при этом заблокир так как на егоуправляющий в оступает нулевой647876 Формула изобретения 1 О 30 Составитель Е. Любимоваедактор Л. Батанова Техред Н. Бабурка Корректор Л. Небо 33 б ИПИ 774итета СССРий и открытиРаушская и адписное 2 Ти осударсхвенногопо делам изобр 13035, Москва,ом е 35 д, 4/5 илиал ППП Патент, г. Ужгород,.ул, Проектн сигнал, Дешифратор 6 выдает тактоаые импульсы, соответствующие серединам Информационных посылок, которые через сумматор 8 подаются на вход делителя 2 частоты, па которому последнИй переводится в исходное состояние.В случае нарушения синфаэности, а также в режиме первоначальнага вхождения в синхронизм, сигнал Фазового дискриминатора 7 через дополнительный сумматор 10 устанавливает делитель 2 частоты па второму входу в исходное (нулевое) састоянне; на дополнительный вход дешифратара 5 выдается разрешающий сигнал, а дешифратор б числа при этом бдакируется через инвертар 9. Через время о дешифратор 5 выдает тактовый импульс, соответствуощий середине принимаемой информационной посылки, и устанавливает через сумматор 8 делитель 2 частоты в исходное состояние, тем самым характеристика Фазового дискриминатора 7 смещается на величину первоначального рассогласования и, следовательно, следуощий Франт инФормационного сигнала, то есть импульс 1)попадает в зону нечувствительности характеристики Фазового дискриминатора. С этого момента устройство будет работать в синхронном режиме, как описано вы, ше в Следовательно, предлагаемое устройство синхронизации осуществляет Фазирование в течение длительностиодной элементарной пасынки независимо от величины рассогласования,Устройства синхронизации, содержащее последовательно соединенные генератор и делитель частоты, выходы которого соответственно подключены ко входам четырех дешифратарав, при этом выходы первого и второго дешифраторав подключены ко входам Фазового дискриминатора а выходы третьего и четвертого дешифраторов подключены ко входам сумматора, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, введены инвертар и дополнительный сумматор, при этом выход Фазового дискриминатора подключен к другому входу третьего децифратора, а через инвертор к другому входу четвертого ,цешифратора, причем выход сумматора через дополнительный сумматор подключен к другому входу делителя частоты а выход фазового дискриминатора подключен к другому входу дополнительного сумматора.Источники информации, принятые во внимание при экспертизе1, Техническое описание аппаратуры передачи данных ЛЧД-МА-ТФ, Нальчикский завод телемеханической аппаратуры им. 50-летия СССР, 1976.