Устройство синхронизации по циклам

ЗОБРЕТЕН ИЯАвтовскомю свидвтвльствю фгф(22) Заявлено 02,04.73 (21) 1904221/26 с присоединением заявки -Государственный комитетСовета Министров СССРво дедам изобретений 1 риоритет -69,.л.2088.8) 4 З) Опубликовано 05.01,76. Бюллетень М 1 и открыт Дата опубликования описания 12.08.7 2) Автор изобретениязаводе ВЗМческого института вптслн 4) УСТРОЙСТВО СИНХРОНИЗАЦИИ 1 тО ЦИКЛАМ ервую схему Ирнгг;р 5 с разя, вторую схему ний 7, с.сему И положения 9, ге 10 и распредеюшнм образом.ормацня, закодимн (нлн с марвляющп.и сооой омбинацшо), подешифратором 2, отея сигналы 1построения кода информации на =, 1 и) накопи Изобретение относится к телеграфной связи, может быть использовано для синхронизации по циклам аппаратуры:передачи двоичнойинформации, применяющей блочные корректирующие коды или маркерные разделительные сигналы,Известно устройство синхронизацпн поциклам, содержащее накопитель с дешифратором, выход которого подключен через последовательно соединенные первую с:сему И,счетчик чппсла ошибок, триггер и вторую схемхИ ко входу распределителя, упра Вляемого генератором тактовых импульсов.Цель изобретения - ускорение вхожденияв синхронизм при сохранении высокой помехоустойчивости.Предлагаемое устройство отличается тем,что между выходом дешифратора и одним пзвходов второй схемы И введены последовательно соединенные дополнительная схемаИ, счетчик числа совпадений и блок памяти синхронного положения, например, подклноченный ко второму входу дополнительнойсхемы И делитель частоты, управляемый генератором та.стовь.х импульсов, причем выходраспределителя подключен ко второму входупервой схемы И.Ка чертеже приведена блок-схема устройства.Устройство содержит накопитель принятых знаков 1 , дешпфратооом 2, т3, счетчик числа ошибок 1,д.льнымп цепями управлен.И 5, счетчик числа совпадез 8, блок памяти ссинхронногопера. Ор тактовых импульсовлнтель 11.Устройство работает следНз приеме двоичная ннфО;,в п 11 ч о гочн гми и,кодакернымн сигналами, предстанекоторую фиксированную кступаст на накопитель 1 сна выходе которого ноявля 1з при неудовлетворении закон(нли маркеров) в принятойсоответствующем сдвиге(1 Через схему И 3 этн сигналы, соответствующие 1-той фазе распределителя в режиме захвата (удержания), подсчитываются счетчиком числа ошибок 4 и при достижении оп. р.деленного порога срабатывания, например появлении серии 1 сигналов ошибок, по ценя управления переключают триггер 5 в состояние, когда левое плечо триггера имеет высо. кий потенциал 1. В результате разрешается прохождение импульсов через схему И с н закрывается вход на счетчик числа ошибок че рез схему И 3. Одновременно со счетчиком498752 ставитель Н. Герасимова Корректор В, Гутман хрел М. Семенов едото елактор Подписное Тираж 864 ета Совета Министров ССС гй п открытий к 1 и изб1/5каз 713/908 п. Харьк. Фил. прел. Патент числа ошибок работает счетчик числа совпадений 7, на вход которого через схему И 8 поступают сипалы с дешифратора 2. При этом фазовое положение анализируемых сигналов задается блоком, памяти синхронного положения 9. 5При отсутствиями определенного числа совпадений (т. е. нулей) с дешифратора 2 счет. чик, например серии г нулей, смещает фазу блока памяти 9 на один такт тактовой частоты, поступающей с генератора тактовых импульсов 10. В результате поиск синхронного положения происходит на следующей позиции кодовой последовательности,При выделении серии г нулей блок памяти синхронного положения 9 через схему И б (при условии, что триггер Б сработал) фазирует распределитель 11, который может быть выполнен как регистр сдвига, замкнутый в кольцо с циркулирующей в нем одной еди. ницей. Распределитель выдает сигналы син хронизации по циклам, которые переводят триггер б в исходное состояние.Для работы предлагаемого устройства порог срабатывания счетчиков следует выбирать исходя из условия 1=а г, чтобы за время об 25 Изд. М 181 1 ИПИ Государственного комит по делам изобретен Москва, )К, Раушпаружения сбоя счетчиком числа ошибок 4 спомощью счетчика числа совпадений 7 былоопределено синхронное положение. Формул а изобретения Устройство синхронизации по циклам, содержащее накопитель с дешифратором, выход которого подключен через последовательно соединенные первую схему И, счетчик числа ошибок, триггер и вторую схему И ко входу распределителя, управляемого генератором тактовых импульсов, о т л и ч а ю щ е е с я тем, что, с целью ускорения вхокгдения в синхроцизм при сохранении высокой помехоустойчивости, между выходом дешифратора и одним из входов второй схемы И введены последовательно соединенные дополнительная схема И, счетчик числа совпадений и блок памяти синхронного положения, например подключенный ко второму входу дополнительной схемы И делитель частоты, управляемый генератором тактовых импульсов, причем выход распределителя подключен ко второму входу первой схемы И,