Делитель на 5

(51) М. Кл Государственнын комитет Совета Миниотров СССР ,а делам изобретенийи открытий(54) ДЕЛИТЕЛЪ НА амяти, леменом дом четячейки утациного элемента подом логического эй вход - с выходта памяти, при этоа памяти второйм выходом коммей ячейки,ажена схема делит нител с вых втор элеме емент иничнь а трет изобрвходом допо первый вход -та И - НЕ,пол нительного вертый вход э соединен с ед алиного триггер На чертежеИзобретение относится к области автоматики и вычислительной техники и предназначено для деления последовательности входных импульсов на 5.Известен делитель на 5, содержащий 3 ячейки, каждая из которых состоит из логического элемента И - НЕ, выход которого подключен к первому входу элемента памяти и коммутационного триггера, единичный вход которого соединен с выходом элемента памяти и 10 с одним из входов логического элемента И - НЕ, единичный выход - с другим входом логического элемента И - НЕ, а нулевой выход - с единичным входом элемента памяти. 15Целью изобретения является повышение надежности устройства.Поставленная цель достигается тем, что в первую ячейку введен вспомогательный логический элемент И - НЕ, первый вход которо го соединен с выходом логического элемента И - НЕ, второй вход - с нулевым входом коммутационного триггера, со вторыми входами элементов памяти порвой и второй ячеек, а выход - с 25 третьим и вторым входами элементов памяти второй и третьей ячеек соответственно, во вторую ячейку введены дополнительный элемент памяти, и вспомогательный логический элемент И - НЕ, выход которого соединен со 3 ыа 5.В состав делителя на 5 входят коммутационные триггеры 1 - 3, логические элементы И - НЕ 4 - 6, элементы памяти 7 - 9, вспомогательные логические элементы И - НЕ 10, 11, дополнительный элемент памяти 12.В исходном состоянии все коммутационные триггеры 1 - 3 находятся в нулевом состоянии. При отсутствии тактирующего сигнала т, равного логическому нулю, на выходах логических элементов И - НЕ 4 - 6, элементов памяти 7 - 9, дополнительного элемента памяти 12 - логическая единица, на выходе вспомогательных логических элементов И - НЕ 10, 11 - логический нуль.С приходом первого тактирующего импульса т на выходе элемента памяти 7 появляется логический нуль, который устанавливает коммутационный триггер в единичное состояние. Связь с выхода элемента памяти 7 на вход логического элемента И - НЕ 4 служит для запоминания предыдущего состояния коммуРедактор Н. Коляда Заказ 255217 Тираж 902 Изд.728 Типография, пр. Сапунова, 2 тационного триггера 1 на время действия тактирующего сигнала, После окончания действия тактирующего сигнала на выходе логического элемента И - НЕ появляется логический нуль, а на выходе вспомогательного логи ческого элемента И - НЕ 10 - логическая единица. Поэтому с приходом второго тактирующего сигнала логический нуль появляется на выходе элемента памяти 9, который устанавливает коммутационный триггер 3 в едп ничпое состояние, а коммутационный триггер 1 в нулевое состояние. Логический нуль на выходе элемента памяти 8 с приходом второго тактирующего сигнала не появится, так как на вход его поступает логический нуль с выхо да элемента памяти 9 раньше, чем изменение значения сигнала с единичного выхода коммутационного триггера 3. Поскольку логический нуль с выхода элемента памяти 9 поступает и на входы элементов памяти 7, 8, то на 2 их выходах логический нуль также не появится, хотя коммутационные триггеры 1 и 3 изменили свое состояние, После окончания действия второго тактирующего сигнала на выходе логического элемента И - НЕ 4 появляет ся логическая единица, а на выходе вспомогательного логического элемента И - НЕ 10 - логический нуль, поэтому с приходом третьего тактирующего сигнала на выходе элемента памяти 7 появляется логический нуль, который ЗЭ устанавливает коммутационный триггер 1 в единичное состояние, После окончания действия тактирующего сигнала па выходе логического элемента И - НЕ 4 - логический нуль, на выходе вспомогательного логическо го элемента И - НЕ 10 - логическая единица. С приходом четвертого тактирующего сигнала логический нуль появляется на выходе элемента памяти 8, который устанавливает коммутационный триггер 2 в единичное со стояние, логический нуль на выходе элемента памяти 9 не появится, так как на выходе логического элемента И - НЕ б - логический нуль. После окончания действия четвертого тактирующего сигнала на выходах вспомогательных логических элементов И - 1-1 Е 10 и 11 будег логическая единица, а на выходах логических элементов И - НЕ 4, 5, б - логический нуль, поэтому с приходом пятого тактирующего импульса логический нуль появитс па выходе дополнительного элемента памяти 12, который устанавливает коммутационные триггеры 1, 2, 3 в нулевое состояние и схема возвращается в исходное состояние,Предмет изооретения Делитель на 5, содержащий 3 ячейки, каждая из которых состоит из логического элемента И - НЕ, выход которого подключен к первому входу элемента памяти и коммутационного триггера, единичный вход которого соединен с выходом элемента памяти и с одним из входов логического элемента И - НЕ, единичный выход - с другим входом элемента И - НЕ, а нулевой выход - с единичным входом элемента памяти, о т л и ч а ю щ н й с я тем, что, с целью повышения надежности, в первую ячейку введен вспомогательный логический элемент И - 1-1 Е, первый вход которого соединен с выходом логического элемента И - НЕ, второй вход - с нулевым входом коммутационного триггера, со вторыми входами элементов памяти первой и второй ячеек, а выход - с третьим и вторым входами элементов памяти второй и третьей ячеек соответственно, во вторую ячейку введены дополнительный элемент памяти и вспомогательный логический элемент И - НЕ, выход которого соединен со входом дополнительного элемента памяти, первый вход - с выходом логического элемента И - НЕ, а второй вход - с выходом дополнительного элемента памяти, при этом четвертый вход элемента памяти второй ячейки соединен с единичным выходом коммутационного триггера третьей ячейки.